5700シリーズが発売されたわけだが、これに続き8月7日に第2世代EPYCプロセッサーが発表された。速報記事もあるが、それより細かく説明したい。第2世代EPYCは、Zen2コアのCPUチップレットを最大8個と、14nmで製造されるI/Oチップレットを搭載する9コアのMCM構成である、という話は昨年11月に連載484回で解説した通りである。左は(現実には存在しない)一般的な(≒インテルの)CPUの作り方である。3000シリーズと同じZen2コアなので、第516回で説明した内容はそのまま第2世代EPYCにも通用する。異なるのはI/Oチップレットの構造である。31でAMDも講演を予定しているので、あるいはここで詳細が語られるかもしれない)のだが、一応今回説明されている範囲で解説しよう。下の画像が9ダイの接続図である。Accessできるのか、それとも細かくブロックに分かれていて、相互につながる形になっているのかは現状不明1)I/OチップレットとCPUチップレットの間のリンクは48Byte/サイクルのインフィニティー・ファブリックで接続される。このリンクの速度はFCLKで決まる。Ryzenの例で言えば、DDR4-3733まではMCLKと同期するという話であり、DDR4-3200を利用する場合であれば800MHzとなり、帯域は38.4GB/秒(リード25.6GHz+ライト12.8GHz)となる計算だ。初代EPYCではリード/ライトともに最大でも10.67GHz(DDR4-2666対応)だったので、合計でも21.3GB/秒でしかなかった。ExpressレーンのPHYを転用する形で接続することになっていたが、第2世代EPYCでは18GT/秒×2の接続用PHY(各々16レーン)が4ch用意される。うち2つはSATA接続も兼用しているので、必ずしも全レーンを利用しない場合もあるが、仮に全レーンを接続に利用した場合、18G×2×16レーン×4ch=288GB/秒もの帯域で接続されることになる。3)DDR4は8chのまま据え置きである。初代EPYCの際には、市場に出ている最大容量のDRAMチップは8Gbitで、両面実装にしてDIMMあたり最大でも128GB。これを8ch/16スロットにフルに埋めると2TBが最大であった。ところが現在は16Gbitチップが出荷開始されており、これを利用すると同じ8ch/16スロットでも最大で4TBの容量が可能になる。これを前提に、最大容量は4TBとされている(*1)。予測したのだが、意外にも8chで据え置きであった。これについてはイベント後の質疑応答の際にダイレクトに「なぜ16chにしなかったのか」と聞いたのだが、「なぜ16chにしなかったのか」に対する直接的な答えはない代わりに「8chといってもメモリー容量は倍になり、スピードもあがり(DDR4-2666→DDR4-3200)、なにより3次キャッシュの容量がトータルで4倍になった。これのお陰で、DDR4のチャネルを倍増しなくても十分に性能が確保できている。実際ベンチマーク結果を見ると(コア数に応じて)性能がスケールしている」という返事であった。この性能の話は後述する。ちなみに本来DDR4-3200を利用する場合、1chあたりDIMMが1枚という制限が付くので、実際には8×DDR4-3200になるが、LRDIMMの中にはDDR4-3200で1chあたり2枚でも動作するものがある。後で確認したところ、初代EPYCでもBIOSアップデートをかければ技術的には4TBメモリーを利用可能とのこと。技術的には、というのはマザーボードメーカーがそうしたBIOSをリリースするかどうかは不明だからとのこと。Incお問い合わせ|Copyright|プライバシーポリシー|Cookieポリシー|商標について。