VLIWのpredicateとどう違うんだろ。なんじゃろう、と考えてみたのでした。2005)http://pc.watch.impress.co.jp/docs/2005/0212/kaigai157.htmでは。Rsrc1で、Rselで0になっているビットはRsrc0から、1になっているビットはRsrc1からそれぞれ選んで、結果がRdestに入るとか、そんな感じなのかな。predicationに近いですね。VLIWと違って命令レベルの並列度はあんまり高くないアーキテクチャだけど、分岐ペナルティ(18サイクル)が大きいから役に立つのかも。あと、SIMD命令でどかっと128bit演算しといて、その中から必要なものをselectで選ぶとか?他に静的な分岐予測(ソフトウェアで管理するBTBに、飛び先をあらかじめプリフェッチしておく命令)があるらしい。定型的なループの処理に特化したアーキテクチャですね。こめんとのかきかた_22(Tue)熱が出てぼーー・・・。