注入SiC層5の厚さは0.3〜0.4μmである。0025上記のようにして作製されたSiC試料をグラファイトサセプタ上に装着し、1気圧のAr(アルゴン)雰囲気中で400kHzの高周波誘導加熱により1200°Cまたは1500°Cで30分間のアニール処理を行う。高周波誘導加熱によるアニールの代わりに、通常の電気炉によるアニール、レーザアニール等の他のアニール方法を用いてもよい。−コンタクト層4、p−層3およびp−バッファ層2を2μmの深さまでエッチングし、メサ型サンドウィッチ構造を作製する。反応ガスの圧力は300mTorrであり、高周波電力は150Wである。−コンタクト層4上に膜厚約500nmのAl/Ti電極7を形成するとともに、p−基板1の裏面に真空蒸着法により膜厚約500nmのAl/Ti電極8を形成する。このようにして、p型SiC試料Aが作製される。0028次に、図2を参照しながらn型SiC試料の作製方法を説明する。図2(a)において、n−基板11として例えば昇華法により作製されたn型6H−SiCウエハを用いる。−コンタクト層14を順に形成する。混合ガスを用いた常圧CVD法(化学的気相成長法)を用いる。基板温度は1500°Cであり、成長速度は2.5μm/時間である。添加によるN(窒素)のドーピングを行う。−コンタクト層14のドナー密度は、それぞれ2×1017cm-3、4×1016cm-3および2×1018cm-3である。n−基板11のドナー密度は1〜3×1018cm-3である。ドーズ量は図1のp型SiC試料Aの場合と同様である。図10031上記のようにして作製されたSiC試料をグラファイトサセプタ上に装着し、1気圧のAr(アルゴン)雰囲気中で400kHzの高周波誘導加熱により1200°Cまたは1500°Cで30分間のアニール処理を行う。高周波誘導加熱によるアニールの代わりに、通常の電気炉によるアニール、レーザアニール等の他のアニール方法を用いてもよい。−コンタクト層14、n−層13およびn−バッファ層12を2μmの深さまでエッチングし、メサ型サンドウィッチ構造を作製する。エッチング条件は、図1のp型SiC試料Aの場合と同様である。−コンタクト層14上に膜厚約500nmのAl/Ti電極17を形成するとともに、n−基板11の裏面に真空蒸着法により膜厚約500nmのAl/Ti電極18を形成する。このようにして、n型SiC試料Bが作製される。注入されていないp型SiC試料およびn型SiC試料(以下、未注入試料と呼ぶ。)について電流−電圧特性を測定した。0035図3はp型SiC試料Aおよびp型未注入試料の電流−電圧特性の測定結果を示す図であり、図4はn型SiC試料Bおよびn型未注入試料の電流−電圧特性の測定結果を示す図である。図3図40036図3の結果から、1200°Cまたは1500°Cでアニール処理が施されたp型SiC試料Aでは、p型未注入試料に比べて抵抗率が著しく高くなっていることがわかる。1200°Cのアニール処理を施した場合には、抵抗率が1×1012〜2×1013Ωcmとなり、1500°Cのアニール処理を施した場合には、2×1012〜4×1012Ωcmとなっている。図30037また、図4の結果から、1200°Cまたは1500°Cでアニール処理が施されたn型SiC試料Bでは、n型未注入試料に比べて抵抗率が著しく高くなっていることがわかる。図40038上記の結果は、Vの添加によりSiCの禁制帯中にディープレベルが形成されたことによるものと考えられる。このようなディープレベルはトラップとして働くため、キャリアの捕獲が起こる。その結果、実質的なキャリア密度が低減され、キャリア密度の低いSiCが得られる。したがって、V+注入SiC層5,15は高抵抗層となる。0039なお、6H−SiCのバンドギャップは室温で3.0eVである。p型6H−SiC中のVのドナー準位は1.4eV、n型6H−SiC中のVのアクセプタ準位は0.7eVであり、バンドキャップ中の深いエネルギー準位に位置するトラップとなる。室温で約3.3eVのバンドキャップを有する4H−SiCでも同様にバナジウムは深いトラップを形成する。注入量は1012cm-2と極めて少量となり、したがって、注入時間は数十秒程度と非常に短い。注入量が少ないため、注入損傷も小さくアニールによる結晶性の回復が容易である。注入によりSiC中に高抵抗層が形成されることがわかる。Ωcm以上必要である。0042Vを添加するSiC層のキャリア密度は1×1018cm-3以下であることが好ましい。これにより、Vの添加により形成されるディープレベルがキャリアを効率良く捕獲することができるので、より高い抵抗率を有する高抵抗層が得られ易い。注入されるn−層13のキャリア密度はいずれも4×1016cm-3である。SiC層のキャリア密度が1013〜1017cm-3であることが実用的な高抵抗層を形成する上で好ましい。図1図20043次に、Vの添加により得られる高抵抗SiC層を有する半導体装置の具体例を説明する。トランジスタ)の構造を示す模式的断面図である。以下、図5のCMOSFETの製造方法を説明する。図50044単結晶SiC基板21上に、BまたはAlが添加されたp型エピタキシャル成長層を形成する。SiC基板21としては、n型またはp型、あるいは半絶縁性のSiC基板を用いる。注入によりn−層28を形成する。−層23,24間の領域はp−層25となる。これらの層23〜28の厚さは0.2〜1μmである。−層23,24のドナー密度は1018〜1020cm-3であり、p−層25のアクセプタ密度は1015〜1018cm-3である。−層26,27のアクセプタ密度は1018〜1020cm-3であり、n−層28のドナー密度は1015〜1018cm-3である。注入SiC層22を形成する。加速エネルギーは200〜2000keV程度とし、注入深さは0.4〜2μm程度とする。注入ドーズ量は、初期のp型エピタキシャル成長層の結晶中に存在するキャリア密度を補償するのに十分な量とする。注入後、1000〜1500°Cのアニール処理を行う。−層26,27上にそれぞれソース電極33およびドレイン電極34を形成し、p−層25上に酸化膜31を介してゲート電極32を形成するとともに、n−層28上に酸化膜35を介してゲート電極36を形成する。これらのソース電極29,33およびドレイン電極30,34はAl/Tiにより形成し、900〜1000°Cのアニール処理を施す。ゲート電極32,36には多結晶Si、WSiなどを用いる。0048このようにして作製された図5の完全空乏型CMOSFETにおいては、高抵抗のV+注入SiC層22が素子分離膜として働く。注入SiC層を用いたMESFET(金属−半導体電界効果トランジスタ)の構造を示す模式的断面図である。以下、図6のMESFETの製造方法を説明する。図5図60049単結晶SiC基板41上に、Nが添加されたn型エピタキシャル成長層42を形成する。SiC基板41としては、n型またはp型、あるいは半絶縁性のSiC基板を用いる。−層43,44を所定間隔を隔てて形成する。−層43,44間の領域はn−層45となる。−層43,44のドナー密度は1018〜1020cm-3であり、n−層45のドナー密度は1015〜1018cm-3である。これらの層43〜44の厚さは0.3〜1μmである。注入SiC層42を形成する。加速エネルギーは200〜2000keV程度とし、注入深さは0.4〜2μm程度とする。注入ドーズ量は、初期のn型エピタキシャル成長層の結晶中に存在するキャリア密度を補償するのに十分な量とする。注入後、1000〜1500°Cのアニール処理を行う。−層43,44上にそれぞれソース電極46およびドレイン電極47を形成し、n−層45上にゲート電極48を形成する。これらのソース電極46およびドレイン電極47はAl/TiやNiにより形成し、900〜1000°Cのアニール処理を施す。ゲート電極48はPt,Niなどにより形成する。0052このようにして作製された図6のMESFETにおいては、V+注入SiC層42が素子分離膜として働くとともに、活性な素子をSiC基板41から分離することにより寄生インピーダンスを低減させる。図60053なお、図5および図6のFETは以下のようなプロセスを用いても作製することができる。図7は図5および図6のFETの製造方法の他の例を示す模式的断面図である。図5図6図70054まず、図7(a)に示すように、単結晶SiC基板81上に、BまたはAlならびにVが添加されたエピタキシャル成長層82を形成する。BまたはAlの添加量は1014〜1017cm-3であり、Vの添加量は1014〜1018cm-3である。図70055次に、図7(b)に示すように、エピタキシャル成長層82上に、p型またはn型のエピタキシャル成長層83を形成する。図5の例では、エピタキシャル成長層83としてp型エピタキシャル成長層を形成し、図6の例では、エピタキシャル成長層83としてn型エピタキシャル成長層を形成する。エピタキシャル成長の条件は、図5および図6のFETにおける成長条件と同様である。型またはn型の領域84,85,86を形成する。図70057次いで、図7(d)に示すように、エピタキシャル成長層83に選択的にV+を注入することにより高抵抗層83aを形成する。注入SiC層を用いたpn接合ダイオードの構造の一例を示す模式的断面図である。以下、図8のpn接合ダイオードの製造方法を説明する。−層53をエピタキシャル成長させる。−層53のアクセプタ密度は1018〜1020cm-3である。注入SiC層54を形成する。注入条件は、図5のCMOSFETおよび図6のMESFETの場合と同様である。注入後、1000〜1500°Cのアニール処理を行う。−基板51の裏面にNiからなるn側電極56を形成する。p側電極55およびn側電極56には900〜1000°Cのアニール処理を施す。0061このようにして作製された図8のpn接合ダイオードにおいて、V+注入SiC層54は、高電界が発生する接合界面端部の電界集中を緩和するガードリングとして働く。このように、プレーナ構造でも一次元平面接合と同様の高耐圧が得られる。−基板の構造を有するpn接合ダイオードの作製でもV+注入は有効である。図80063図9はV+注入SiC層を用いたpn接合ダイオードの構造の他の例を示す模式的断面図である。以下、図9のpn接合ダイオードの製造方法を説明する。−層73をエピタキシャル成長させる。−層73のドナー密度は1018〜1020cm-3である。注入SiC層74を形成する。注入条件は、図5のCMOSFETおよび図6のMESFETの場合と同様である。注入を、1000〜1500°Cのアニール処理を行う。−基板71の裏面にAl/Tiからなるp側電極76を形成する。n側電極75およびp側電極76には900〜1000°Cのアニール処理を施す。0066このようにして作製された図9のpn接合ダイオードにおいても、V+注入SiC層74は、高電界が発生する接合界面端部の電界集中を緩和するガードリングとして働く。図90067図10はV+注入SiC層を用いたショットキダイオードの構造を示す模式的断面図である。以下、図10のショットキダイオードの製造方法を説明する。−基板61上に、Nが添加されたn−層62をエピタキシャル成長させる。−基板61のドナー密度は1018〜1020cm-3であり、n−層62のドナー密度は1015〜1016cm-3である。注入SiC層63を形成する。注入条件は、図5のCMOSFETおよび図6のMESFETの場合と同様である。−基板61の裏面にNiからなるオーミック電極65を形成する。オーミック電極65には900〜1000°Cのアニール処理を施すことが望ましい。ショットキ電極64に600°C程度のアニール処理を施してもよい。0070このようにして作製された図10のショットキダイオードにおいては、V+注入SiC層63によりショットキ電極端部の電界集中が緩和され(エッジターミネーション)、高耐圧が得られる。−基板51,61としては、6H−SiC基板、4H−SiC基板の他、15R−SiC基板または3C−SiC基板を用いることができる。0}面上に形成することが好ましい。注入SiC層を形成しているが、SiC基板上にSiC層をエピタキシャル成長させる際にVを添加することにより高抵抗層を形成してもよい。)等を用いることができる。0074また、上記実施例では、遷移金属としてVを用いているが、Vの代わりに、Cr、Fe、Ni等の他の遷移金属を用いることもできる。図面の簡単な説明0075図1V+注入SiC層の抵抗率の測定に用いるp型SiC試料の作製方法を示す模式的断面図である。注入SiC層の抵抗率の測定に用いるn型SiC試料の作製方法を示す模式的断面図である。図3図1のp型SiC試料の電流−電圧特性の測定結果を示す図である。図4図2のn型SiC試料の電流−電圧特性の測定結果を示す図である。注入SiC層を用いた完全空乏型CMOSFETの構造を示す模式的断面図である。注入SiC層を用いたMESFETの構造を示す模式的断面図である。図7図5および図6のFETの製造方法の他の例を示す模式的断面図である。注入SiC層を用いたpn接合ダイオードの構造の一例を示す模式的断面図である。注入SiC層を用いたpn接合ダイオードの構造の他の例を示す模式的断面図である。注入SiC層を用いたショットキダイオードの構造を示す模式的断面図である。p−層ページトップへこの技術を出願した法人この情報を共有FacebookTwitterGoogle+LinkedInこの技術を発明した人物この情報を共有FacebookTwitterGoogle+LinkedInページトップへ関連する挑戦したい社会課題この情報を共有FacebookTwitterGoogle+LinkedIn交通渋滞のない社会を実現する交通渋滞のない社会を実現すると、移動時のストレスがなくなり、廃棄ガス量の減少など環境問題の解決にも大きく貢献します。交通渋滞によって生じる経済的な損失は非常に大きく、2017年には国内だけで年...最終更新日:2018/06/18化石燃料への依存のない社会を実現する石炭とウランはあと100年、石油と天然ガスはあと50年ほどで枯渇すると予測されています。2040年のエネルギー消費量は約1.3倍に増加すると予想されています。