全国高校eスポーツ選手権運営の舞台裏。circuits)の時代に突入した。FET)による集積回路の試作結果が2件、披露されたのだ。試作された2件のCNFET集積回路はいずれも、正常に動作した。Technology(MIT)によるものだ。SRAMアレイを試作し、すべてのメモリセルが正常に動作するすることを確認した成果である(講演番号および論文番号T5-4)。回路を構成するCNFETの数は6,144個と過去に比べてもっとも多い。1件は、シリコンフォトダイオードのイメージセンサーに、金属配線のプロセスによってCNFETのCMOS回路をモノリシック積層した成果である(講演番号および論文番号T2-5)。CNFETの数は2,784個とこれも多い。CNFETのCMOS回路によって撮影画像のエッジをリアルタイムで検出してみせた。大規模集積回路の性能はシリコンの10倍を期待できるCNTを使ったトランジスタが室温で初めて動作したのは、1998年5月のことである。トランジスタが動作してから約21年で、LSIが動作するまでに研究開発は進んだ。その道のりは、本稿の前編でご説明した(大規模集積回路の時代に突入したカーボンナノチューブ【前編】)。「大規模集積回路(LSI)」とは、「1,000個を超えるトランジスタで構成する回路」、と本稿では定義している。カーボンナノチューブトランジスタ(CNFET)の研究史(概略のみ)。本稿の前編(大規模集積回路の時代に突入したカーボンナノチューブ【前編】)からまとめたもの。(LSI)とは1,000個を超えるトランジスタで構成した回路、とここでは定義している本稿の前編では、CNTのキャリア移動度と速度がシリコンよりも高く、10倍の移動度が期待できると述べた。これはCNTのトランジスタがシリコンよりも高速かつ低消費電力で動作することを意味する。それでは、プロセッサやメモリなどのLSIでは、どの程度の性能が期待できるのだろうか。LSIの性能は動作周波数と消費電力の両方から、検証する必要がある。消費電力エネルギー当たりの動作周波数(ゲート遅延時間の逆数)が、高いことが望ましい。Product)」である。EDPが低ければ、同じ動作周波数でも消費エネルギーが小さくなる。CNTを使ったトランジスタ(FET)で大規模なマイクロプロセッサを構築したときのEDPは、シリコンの最先端トランジスタによるマイクロプロセッサのEDPに比べ、約9分の1と低くなる。理論的には、このように見積もられている。FinFET)とCNFETで消費エネルギー(サイクル当たり)と動作周波数を比較したもの。製造技術は5nm世代。理論的には、CNFETのマイクロプロセッサは「消費エネルギー遅延時間積(EDP)」がシリコンの9.3分の1と低い。Nanotechnology」で発表した論文から「消費エネルギーと遅延時間の積(EDP)」が約9分の1というのは、動作周波数を3倍に高めても、消費エネルギーが3分の1で済む、という意味である。カーボンナノチューブの大規模集積回路に対する期待が小さくないことがうかがえる。3層の金属配線プロセスでCNFETのSRAMセルを製造それでは、MITがVLSIシンポジウムで発表した研究成果の概要をご報告していこう。最初は、1,024bitのSRAMアレイを試作した研究成果である(講演番号および論文番号T5-4)。試作したSRAMアレイのメモリセルは、6個のトランジスタで構成されるCMOSタイプのセルである。メモリセルの回路図は、シリコンの一般的なSRAMセルと変わらない。製造技術も、シリコンのCMOSプロセスと互換である。直径が150mm(6インチ)のウェハを使って製造した。材料はすべて、一般的なシリコンCMOSプロセスで使われている元素を使用しているとする。重要なのは、製造プロセスの温度が300°C以下と低いことだ。FET回路の上に、配線工程と同様にCNFETのSRAMをモノリシック積層できることを意味する。SRAMセルの回路図はシリコンと同じではあるものの、デバイス構造と製造工程はシリコンSRAMセルと大きく違う。シリコンウェハ上に3層の金属配線プロセスで作製した。第1層の金属配線(5nm厚のチタン(Ti)と45nm厚の白金(Pt))は電源線と接地線である。その上に高誘電体絶縁層(二酸化ハフニウム(HfO2))のスペーサがあり、さらにその上に第2層の金属配線(5nm厚のチタン(Ti)と70nm厚の白金(Pt))がくる。第2層の金属配線はワード線であり、ゲート電極でもある。その上にゲート絶縁膜(二酸化ハフニウム(HfO2))を積層する。それから半導体タイプのカーボンナノチューブ(CNT)分散液を塗布し、エッチングによってCNTのチャンネルを形成する。CNTのチャンネルには、第3層金属配線に相当するソース電極とドレイン電極が接続される。pチャンネルFETのソース/ドレイン電極はTi/Pt合金(2nm厚のTiと98nm厚のPt)、nチャンネルFETのソース/ドレイン電極はTi合金(厚さ100nm)である。それからpチャンネルFETのCNTチャンネル部を二酸化シリコン(SiO2)膜で封止し、チャンネルを保護する。nチャンネルFETのCNTチャンネルを含めた全体をHfO2で覆う。