b相違点2について(a)被告の主張は,静電気を逃がす先がアースか共通浮遊電極かは,実質的な相違ではないか,又は設計変更にすぎないことを前提としているが,前記のとおり,この前提が間違っている。動作電圧を,画素TFTの動作電圧まで低下させても問題は生じないことも記載されていない,したがって,原告の主張は明細書の記載に基づかず,失当であると主張する。上記の被告の?@ないし?Bの主張は,以下のとおり,いずれも本件明細書の誤った解釈に基づくものである。子がソース電極(第1主電極に相当)に接続され,ゲート電極(付加ゲート電極に相当)とドレイン電極(第2主電極に相当)とが接続」した場合を比較すると,前者は後者に比べて,より低い電圧の静電気を外部取り出し端子側から共通浮遊電極側へ流しやすいことは,当業者ならば容易に理解し得ることである。??上記?Aの点について本件明細書には,構成要件Eの接続による作用効果の明示的な記載はなくとも,上記の作用効果は,本件明細書に接した当業者であれば容易に理解し得る作用効果であり,明細書に記載されているのも同然と理解する事項である。動作電圧を,画素TFTの動作電圧まで低下させても問題は生じないこと」も,本件明細書に明示的には記載されていないが,当業者であれば,保護回路の接続先の共通浮遊電極を接地せず「浮遊電極」としておけば,この作用効果が生じることは容易に理解できる。電流が流れるが,共通浮遊電極の電位が上昇して電流を流さない方向に自動的に変化すること」などは記載されておらず,むしろ,「画素TFTの動作電圧の数倍の逆方向しきい値電圧以上とならなければ,2端子素子からの放電が開始しない接続態様である,付加ゲート電極と第2主電極とを短絡した上で,第2主電極を71共通浮遊電極に接続する態様を推奨している」とも主張する。以下のとおり,被告の上記主張も,本件明細書の理解不足によるものである。絡した例で,第2主電極106に電圧が印加されたときTFTのVとほぼ同じ値で電流が流れる。子を,第2主電極・付加ゲート電極側を外部取り出し端子側に,第1主電極を共通浮遊電極側に繋げば,「画素TFTの動作電圧とほぼ同じ電圧で電流が流れる」2端子素子となることは容易に理解できる。そのようになることは当業者ならば容易に理解し得ることであり,これも,明示的な記載はなくとも,本件明細書に記載されているのと同然であると理解する事項である。示された事項の範囲が制限されるものではない。(d)また,被告は,乙1文献においては,第3図に2個の保護用T72FTを順方向接続することが示されており,「この様に保護用トランジスタの接続段数は必要に応じて増減すれば良い。」との記載は,保護用TFTを1個だけ順方向接続することを示唆するものであり,乙5文献に具体的に保護用TFTを1個だけ順方向に接続することが示されていることを考慮すれば,乙1発明において,保護トランジスタを順方向接続とし,かつ,1個のみとすることに何の困難性もないと主張する。路の動作電圧を低くした場合,画素TFTの制御が不十分になり,画像表示装置としての機能に支障をきたす可能性がある。アースに駆動信2号が漏れ出して消費電力も増加するおそれがある。乙1文献に接した当業者ならば,このことは容易に理解できるのであるから,「この様に保護用トランジスタの接続段数は必要に応じて増減すれば良い。接続することを示唆するとは理解しない。圧以上ではゲート回路の入力インピダンスは急激に減少する。十分な1駆動のためには3段のトランジスタが必要であることが明記されている。これに対して,本件発明では,保護回路の接続先がアースされて73いない共通浮遊電極であるため,保護回路の動作電圧を低くすることが可能なのである。したがって,当業者であれば,乙1文献の接地された保護回路において,保護回路のトランジスタを順方向接続の1段のみにすることなど,通常は考えもしないのである。発明を想到することはできない。直列回路の各入出力端子との間に,・・・設けたことを特徴とする」という構成要件が含まれている。乙5文献の保護回路は,「一定電位に固定される共通配線」と,「各入出力端子」の間に設けられる。電気から保護するために,保護用TFTを1個だけ順方向に接続することが示されている」と評価しているが,上記の第5図及び第21図の回路は,保護回路の接続先が一定電位に固定される共通配線であり共通浮遊電極となっていない。乙1文献においても,保護回路は接地されており,共通浮遊電極ではない。発明を想到できないのである。通電圧を画素TFTの動作電圧まで低下させることで,より有効に静電破壊を防止する」との作用効果は,駆動信号を印加した当初のごく短時間は奏することができるが,通常使用状態になって以降には奏することができない旨主張する。以下のとおり,被告の上記主張は誤りである。気による破壊は,主に製造工程において大きな問題となる。おいては,外部取り出し端子に駆動電圧はかかっていないから,被告が仮定する「外部取り出し端子に3Vth以上の電圧がかからなければ保護回路が作動しない」状態は生じない。この状態では,乙1文献の保護回路に比べて,本件発明の保護回路ははるかに低い電圧から静電気を逃がすことができるのであり,静電気保護機能が高いのである。画素TFTに駆動電圧が掛けられている通常の使用状態のものでも,本件発明の構成により,より低い電圧から静電気に対する保護機能が働く,という作用効果は存在している。定すれば,3Vthより低い電圧に対しても保護回路が作動することになる。本件発明の構成においては,Vgの設定によって,より低い電圧でも保護回路が作動可能なように,装置を設計できるのである。能が働くような設計が可能」という作用効果を奏しているのである。方向接続にすることも,適宜なしきい値電圧さえ設定すれば可能であると主張する。電圧が全く異なることは技術常識である。チャンネル長やチャンネル幅によって若干のVthの調整は可能であっても,順方向接続と逆方向接続では,明らかにしきい値電圧が異なり,当業者であれば,乙1文献のように接地された保護回路について,しきい値電圧が低くなる順方向接続を使用しようとは,通常は考えないのである。告の議論は,順方向接続と逆方向接続のしきい値電圧の相違という技術常識を無視したものである。成は各要素トランジスタの製作工程と全く同じ工程で同時に可能であり」という記載があることから,同時形成は当業者が当然に採用する技術的手段にすぎないと主張する。被告が引用している,乙4文献の「工程数の増加は必然的にコストの上昇と歩留まりの低下に反映するので工程数の増加を防ぎつつ保護ダイオードを内蔵させたMOSトランジスタを得ることは極めて重要である。成」について,記載も示唆もされていない。イ乙3文献を主引用例とした場合の進歩性(ア)乙3発明と本件発明との相違点は,被告の主張のとおりである。前記ア(イ)aで主張した本件発明の各特徴の点から,本件発明と乙3発明との相違を,以下で検討する。a特徴?@について乙3文献には,絶縁基板上に内部TFT(画素TFT)が記載され,これを保護するためのTFTからなる保護回路が記載されているが,これらのTFTの構造や製造工程,VDDやVSSの配線の製造工程が記載されていない。保護回路を構成するTFTと内部TFTとを同時に製造するという本件発明の技術的思想は,乙3文献に記載も示唆もされていない。用TFTから構成されている。方向しきい値電圧(ブレイクダウン電圧)を超えなければならない。動作する保護回路」と比べて,はるかに高い電圧の静電気に対してしか作動せず,薄膜トランジスタ(画素TFT)の保護機能において劣っている。常にOFFとなるため,本発明によ13る保護回路を通して無駄な電流が流れることはなく,入力信号も初期の信号レベルでLSI内部回路に伝達出来る。3)のしきい値電圧よりも高い。この記載に接した当業者であれば,5内部TFTと保護用TFTとは電気特性を異にするものと推考すると思われる。電するので,外部取り出し端子の電位上昇を効果的に抑えることができる。乙3文献には,このような保護回路の接続態様が記載も示唆もされていない。c特徴?Bについて乙3文献の第1図,第2図及び第4図のいずれの実施例においても,入力配線に印加された静電気は,保護回路を通してVSS又はVDDラインの電位を有する配線に放電される。VSSラインやVDDラインは,定電位を保持するから,静電気が放電されてもその配線の電位は上昇しない。線に印加された静電気を他の入力配線に分割して放電することがない。乙3文献には,「一方TFTLSIでは,前記単結晶シリコンに相当する導電性の基板がないため,組立工程での静電気破壊には特に弱い。DD本的にTFTLSIの総ての端子がいくつかのPN接合を介して接続されることになる。」(2頁左下欄6行ないし13行)という趣旨が記載されている。領域が接する接合をいう。)を含むすべての端子をいうものと考えら5れるが,第1図にはPN接合が形成される場所が明示されていないので,どのような経路ですべての端子がPN接合を介して接続するものなのか不明である。したがって,その後段の「従っていずれかの端子(に,)静電気が印加しても,PN接合乃至ソース・ドレインのブレイクダウンにより,TFTLSI回路全体に静電気が伝わり,TFT79LSIの各部分の間の電位差はあまり大きくならないため,静電気による破壊に対して強くなる。」(2頁左下欄13行ないし18行)に記載される具体的な接続経路を理解することができない。DD(3頁左上欄13行ないし18行)と記載されるように,乙3発明は,静電気を電源ラインに逃がすことを特徴とする発明であり,乙3文献には,入力配線に印加された静電気を他の入力ラインに分散させるという技術的思想は記載されていない。DDあまり大きくならない」ということが開示されていると解したとしても,乙3文献の第1図,第2図及び第4図に開示された保護回路は,本件発明の2端子素子の保護回路と比較して相当に高い電圧がかからなければ作動しないため,静電気の分割がより困難な構成となっていることから,乙3文献には,本件発明の基本的な発明思想である「他の外部取り出し端子への静電気の分散」という構成が記載又は示唆されているとはいえない。極(又はソース電極)を静電気を逃がす側のラインに接続して,入力端80子から低電圧で静電気を逃がす保護回路の接続態様は記載されていない。乙3文献に記載される保護回路では,製造時においてVSSラインやVDDラインがフローティングとなるとしても,製造後はVSSラインやVDDラインが電源などの固定電圧端子に接続される。信号が減衰して正常に駆動しなくなるおそれがある。献の第4図に記載される回路に乙1文献の同時形成の技術的思想を適用する際の阻害要因となるから,これらの公知例から本件発明の構成要件の接続態様を当業者が容易に想到できるものではない。部トランジスタの形成と同時に形成することがいずれの刊行物においても記載されていない。浮遊電極を内部トランジスタ(画素TFT等)と同時に形成することを,当業者が容易に想到することはできない。害されるおそれがある。乙2文献の配線Aについては,「組立工程では」フローティングとなることが記載されてはいるが(組立後は接地端子に繋ぐことが推奨されている。),乙2文献の保護回路は逆方向接続する2つのMOS型トランジスタが直列接続する構成であるから,入力配線の静電気が,ソース・ドレイン間の逆方向しきい値電圧(ブレイクダウン電圧)と順方向しきい値電圧の合計の2倍を超える電圧でなければ,配線Aを通じて他の外部取り出し端子に静電気が分割されない。結局,乙1ないし乙3文献のいずれにも,保護回路トランジスタのソース電極(又はドレイン電極)とゲート電極を入力端子側に接続し,ドレイン電極(又はソース電極)を他の端子に接続して,入力端子から他の端子に低電圧で静電気を逃がす技術的思想が記載も示唆もされていないから,当業者といえども本件発明を容易に想到できるとはいえない。体的な構造や製造方法が示されていないから,保護回路トランジスタ及び薄膜トランジスタ(画素TFT等)以外の構成について,薄膜トランジスタ(画素TFT等)の形成と同時に形成することがいずれの刊行物においても記載されていない。素TFT等)の構成要素のいずれかと同時に形成することを,当業者が容易に想到することはできない。件訂正は,独立特許要件を満たさないものとして,同法126条3項に違反し,したがって,本件特許は,同法123条1項7号に該当し,無効とされるべきである。ア本件発明がTFT装置を実施できない発明を含んでいること(ア)以下においては,TFTのしきい値電圧をVth,破壊電圧をVbd,2端子素子の順方向しきい値電圧をVf,逆方向しきい値電圧をVbと表記する。議論を簡単にするために,共通浮遊電極の容量については考慮しないことにする。本件明細書(甲10添付)には,「2端子素子は,それ故TFT装置の動作電圧より高く,破壊電圧より低い電圧で電流が流れる様,寸法,構造が選ばれている。作電圧の数倍程度としていた」ことを考慮すれば,外部取り出し端子から共通浮遊電極に電流が流れるときの電圧を規定したものと解するのが相当である。そこで,本件出願当時の当業者の技術常識に従い,Vth<Vf<Vbdとした場合について検討する。定はないから,Vth<Vf<Vbdとした場合に,VbはVfよりも高いということしか特定のしようがない。すると,逆方向電圧は,Vbdと同程度のものを含むということになる。ところで,ある外部取り出し端子に静電気電圧V(>Vf)が印加さ83れたとき,そのラインにある2端子素子はオンとなり,共通浮遊電極へ電流が流れてその電圧は(V?Vf)となる。この電圧値はVが大きくなるに従って大きくなり,やがて(V?Vf)がVbを超えると,他のラインにある複数の2端子素子がオンし,共通浮遊電極から他の外部取り出し端子に電流が流れる。気が漏れない限りVbのままである。ここで,あるライン上で静電気電圧VがTFTの破壊電圧Vbdにまで上昇したと仮定する。そのラインの2端子素子は当然オンとなり,静電気は,外部取り出し端子から2端子素子を介して共通浮遊電極に流れ,共通浮遊電極の電圧は(Vbd?Vf)となる。遊電極から他の外部取り出し端子には流れない。昇すると,そのラインの2端子素子はオンし,共通浮遊電極の電圧も,Vb?垂ubdに近くなるまでは更に上昇する。共通浮遊電極の電圧は静電気が他に流れない限り減少しないから,その電圧がVb?垂ubdに近い数値になっているとすると,ある外部取り出し端子に静電気電圧Vが印加されたとき,V<Vbd+Vfであれば,そのラインの2端子素子はオンしない。気は共通浮遊電極に放電されることはなく,TFTに印加されるのである。このとき,TFTが破壊されることは自明であるから,TFT装置の保護装置は機能しない。このように,本件発明は,TFT装置を実施できない発明を含んでいる。特許法36条5項2号の規定を満足しない。圧Vbdとほぼ等しくなるような高い水準に設定することなどあり得ないと主張する。本件発明の特許請求の範囲には,順方向しきい値電圧,逆方向しきい値電圧,共通浮遊電極の静電容量などの値が何ら規定されていない以上,原告の上記主張は,請求項の記載に基づく主張ではない。方向に電流を流しやすくするための構造(本件明細書には,その構造として,第1主電極延在部を備えるという構造が開示されている。)が記載されていなければならないが,本件発明の特許請求の範囲には,その記載がない。法36条5項2号の規定を満足しない。85(原告)アTFTが破壊される構成が含まれるという主張について被告の主張は,VbがVbdと同程度のものも本件発明の範囲に含まれることを前提としている。本件明細書には,2端子素子の寸法,構造,チャンネル長,チャンネル幅,オフセットなどにより,2端子素子のVthを調整することが記載されている。宜調整する必要があることは,回路設計に際して当然に理解することである。その際,2端子素子の逆方向しきい値電圧Vbを,TFTの破壊電圧Vbdとほぼ等しくなるような高い水準に設定することなどあり得ない。素子を通じて他の外部取り出し端子に分散することで,静電気の電圧を速やかに低下させて静電気によるTFTの破壊を防止するということである。本件発明の構成の2端子素子のみを使用した保護回路においては,静電気が外部取り出し端子から共通浮遊電極,共通浮遊電極から他の外部取り出し端子へと分散されるためには,その電圧がVf+Vb以上であることが必要である。子素子を通じた静電気の分割が生じ,電圧が速やかに低下するために,これ以上高い電圧がTFTにかかることを防止し得るということである。TFTを静電気から保護するための保護回路としての2端子素子は,TFTの動作に支障を与えない範囲でなるべく低い電圧で静電気を分散させるように設計することは当然のことである。したがって,静電気の分散の生じる電圧であるVf+Vbは,TFTの動作に支障を与えない範囲でなるべく低く設計される。設計を行うはずがない。分に低いことは,当然の前提となっているのである。このように,被告の主張の前提は,誤りであって現実的とはいえない。明に必須の要素であると主張するものではない。(9)争点(3)(被告の不当利得の額)について(原告)被告は,大韓民国のサムスングループの日本における拠点として設立された会社であり,サムスン製の液晶パネルモジュールは,すべて被告を通じて同国から日本に輸入され,販売されている。平成11年から平成16年9月26日(本件特許満了日)までに,被告が日本国内で販売したサムスン製液晶パネルモジュールの売上額は,以下のように推定される。円)を下回らないと推定される。乗ずると,実施料相当額としての%不当利得額は,103億円を下回らない。原告は,本訴において,その一部である30億円の支払を求める。無)について判断する。乙1文献には,以下のとおりの記載がある(乙1)。(ア)「本発明は半導体装置更に詳しくは薄膜半導体を用いた薄膜トランジスタ(以下TFTという)に関する。TFTは例えばX?Yマトリックス駆動表示装置あるいは長尺イメージセンサのスイッチ素子としてその実用化が長らく要望されて来た。年シランのグロー放電分解その他の方法により製膜される非晶質シリコン(以下a・siという)は,ギャップ中の局在準位密度が小さく,且つ比較的化学的に安定で,膜質の再現性,均一性が良いことから,例えば前記した用途等に用いるTFT素子用半導体材料として有望視されてきた。化シリコン等を用いたa・SiTFT素子では,10V内外又はそれ以下のゲート電圧で十分にトランジスタのオン・オフ制御が可能となり,その工業的応用の可能性が極めて濃厚となって来た。記した例えばX・Yマトリックス表示装置等には数千から数10万個のTFTが集積して使用されねばならず,これら多数の素子のうち1ケでも動作不良があれば,その装置は使用不能とされざるを得ない宿命を担っている。これらのTFTではゲート絶縁膜には気相からの堆積薄膜が用いられる。これらの薄膜には基板上のゴミその他の原因により,平均的堆88積膜厚に比べて薄く電気的耐圧の低い部分が発生しがちである。低のゲート耐圧を有する素子が設計値を満すならば装置は使用に供し得る。造を容易に実現することを目的とするもので,信号処理用のTFTとゲート保護用のTFTを簡便に一体化した構造を提供するものである。第1図,第2図,第3図は本発明の半導体装置の第1の実施例の概略を示す。第1図はその平面図を,第2図は第1図?T??T’線断面図を,第3図はその等価回路図を示す。ガラス基板1の一主面上に蒸着されたCr薄膜よりゲート電極2,3,4を選択的に形成する。体薄膜6としてa・Si膜を400nmプラズマCVD法により連続して堆積した。続いてAlを約500nm蒸着し,ソース又はドレインとなる電極7,8,9,10,11を選択形成した。