開発・改良に意欲的に取り組んでいます。ユーザの皆さまから寄せられるご意見やご感想は、改善点の優先順位などを検討する際に、貴重なご意見として役立ててまいります。[0001]本発明は、島状に加工されたSiGe層を絶縁膜上に作製するための半導体装置の製造方法に関する。背景技術[0002]近年、SGOI基板上にマルチゲートMOSFETを作製し、(110)面において一軸性の圧縮歪みを加えることにより、電流値が大幅に増加することが報告されている(例えば、非特許文献1参照)。この種のSGOIマルチゲートMOSFETを作製する場合、まずSGOI基板を作製する。このSOI基板上にSiGe層をエピタキシャル成長させ、酸化濃縮を行うことで、所望のGe組成のSGOI基板を作製することが可能である。現状この方法では次の二つの問題がある。[0003]第1の問題点は、SOI基板上にSiよりも格子定数の大きいSiGe層をエピタキシャル成長させるので、SiGe層には圧縮歪みしかかからないことである。CMOS回路を作る上で、p-MOSFETに関しては一軸の圧縮歪みをかけることが最も大きな電流増加をもたらすので問題はない。n-MOSFETを作る上では、二軸の引っ張り歪みをかけることが最良であることが知られており(例えば、非特許文献2参照)、SiGe層の圧縮歪みは望ましくない。C-MOS回路を作製するには、歪みが緩和されたSGOI基板を用い、ストレッサー等によりpMOS側では圧縮歪みを、nMOS側では引っ張り歪みを与えるか、若しくはnMOSのSiGe層のみを緩和させた後に、ストレッサー等により引っ張り歪みを与えることが有効である。ところが、歪みが緩和された高品質なSGOI基板を形成するのは極めて困難であった。[0004]第2の問題点は、SGOI基板のSiGe層を酸化濃縮していくことでGeの組成が高くなるにつれ、歪み起因による欠陥や転位が発生することである。チャネル内における欠陥や転位は移動度劣化やリークの原因となり、素子特性及び信頼性のうえで重要な問題となる。発明が解決しようとする課題[0006]本発明の目的は、絶縁膜上に形成するSiGe層の格子歪みを緩和させると共に欠陥を低減させることができ、Ge又はSiGeをチャネルとするトランジスタの素子特性の向上に寄与し得る半導体装置の製造方法を提供することにある。課題を解決するための手段[0007]本発明の一態様に係わる半導体装置の製造方法は、絶縁膜上に形成された第1のSiGe層を、第1の領域と該領域に接続された第2の領域を有し、且つ第1及び第2の領域の接続方向と直交する方向の幅を第2の領域よりも第1の領域の方で広くした、島状に加工する工程と、前記島状に加工されたSiGe層を熱酸化することにより、前記第1及び第2の領域のGe組成を共に高めると共に、前記第1の領域のGe組成よりも前記第2の領域のGe組成を高くする工程と、前記Ge組成が高められた第2の領域を、熱処理により融解する工程と、前記融解した第2の領域を、前記第1の領域との界面から再結晶化させる工程と、を含むことを特徴とする。[0008]また、本発明の別の一態様に係わる半導体装置の製造方法は、絶縁膜上に形成された第1のSiGe層を、第1の領域と該領域に接続された第2の領域を有する島状に加工する工程と、前記第1の領域を絶縁膜で形成されたマスクで保護する工程と、前記第1のSiGe層の前記マスクで保護されていない第2の領域を熱酸化することにより、前記第2の領域のGe濃度を高めると共に、前記第1の領域よりも前記第2の領域のGe組成を高くする工程と、前記Ge組成が高められた第2の領域を、熱処理により融解する工程と、前記融解した第2の領域を、前記第1の領域との界面から再結晶化させる工程と、を含むことを特徴とする。[0009]また、本発明の別の一態様に係わる半導体装置の製造方法は、絶縁膜上に形成された第1のSiGe層を、第1の領域と該領域に接続された第2の領域を有する島状に加工する工程と、前記第2の領域を絶縁膜で形成された第1のマスクで保護する工程と、前記第1のSiGe層の前記マスクで保護されていない第1の領域に該領域よりも低Ge組成の第2のSiGe層をエピタキシャル成長する工程と、前記第1のSiGe層及び前記第2のSiGe層を絶縁膜で形成された第2のマスクで保護する工程と、前記第2の絶縁膜マスクで保護された第1のSiGe層を、熱処理により融解する工程と、前記融解した第1のSiGe層を、前記第2のSiGe層との界面から再結晶化させる工程と、を含むことを特徴とする。発明の効果[0010]本発明によれば、絶縁膜上に形成するSiGe層の格子歪みを緩和させると共に欠陥を低減させることができる。従って、Ge又はSiGeをチャネルとするトランジスタの素子特性の向上に寄与することが可能となる。第1の実施形態に係わる半導体装置の製造工程を示す断面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図。第1の実施形態の変形例を説明するための断面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第1の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。Si組成と温度をパラメータとしたときのSiGeの相状態を示す図。再結晶化後のSiGe層のTEM分析の結果を示す図。図18の各ポイントにおける回折格子パターンを示す図。ラマン分光結果を示す図。第1の実施形態の変形例を説明するためのもので、マルチチャネルFinの製造工程を示す平面図。第2の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第2の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第2の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第2の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第2の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第2の実施形態の変形例を説明するための断面図と平面図。第3の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第3の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第3の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第3の実施形態に係わる半導体装置の製造工程を示す断面図。第3の実施形態に係わる半導体装置の製造工程を示す断面図。第3の実施形態の変形例の製造工程を示す断面図と平面図。第3の実施形態の変形例の製造工程を示す断面図と平面図。第3の実施形態の変形例を説明するための平面図。第3の実施形態の変形例を説明するための平面図。第4の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第4の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。第5の実施形態に係わる半導体装置の製造工程を示す平面図。第5の実施形態に係わる半導体装置の製造工程を示す平面図。第5の実施形態の変形例の製造工程を示す平面図。発明を実施するための形態[0012]以下、本発明の詳細を図示の実施形態によって説明する。[0013]なお、以下の実施形態では、トライゲートFinFETを例にして説明するが、本発明はトライゲートFinに限らず、複数のゲート電極を有する他のマルチゲート構造に適用することができる。複数のゲート電極を有する構造としては、例えばチャネルの上下或いは両側面にゲート電極が配置されたダブルゲート構造、チャネルの周囲をゲート電極で取り囲むゲートオールアラウンド構造などがある。チャネルのサイズ(Fin幅)が10nm程度以下のものは特にナノワイヤートランジスターとも呼ばれる。[0014]また、基板に垂直に板状に形成されたメサ構造のチャネル(Fin)の両側にゲートを形成した構造はFinFET、更に左右の側面と上面の三面にゲートが形成された構造はトライゲートゲートFETと呼ばれる。これらの構造は、総称してマルチゲート構造とよばれ、通常の平面型の単一ゲート構造に比べ、ゲートによるチャネルキャリアの静電支配力が増大するため、チャネルの不純物濃度を低く抑えた状態でも短チャネル効果を抑制できるという特徴を有する。[0015](第1の実施形態)本発明の第1の実施形態に係わる半導体装置の製造方法を、図1から図16(a)(b)を参照して説明する。[0016]なお、図1から図4は、Fin形成前のSOI基板及びSGOI基板の断面図を示している。図5(a)(b)から図16(a)(b)は、断面図(a)と平面図(b)を示し、(a)は(b)のA-A’断面に相当している。[0017]また、本実施形態では、単一のSGOIFinのみを示しているが、必ずしも単一Finに限らず、ソース/ドレイン間に複数のFinを有するマルチFinであってもかまわない。このマルチFinの場合には、複数のFinに跨るソース/ドレイン領域の幅(Fin配列方向の幅)は、Fin数にもよるが100nm以下のものを形成することが望ましい。[0018]まず、図1に示すように、Si等の支持基板11、埋め込み絶縁膜12、及びSOI層13を有するSOI基板を用意する。ここで、SOI層の厚さは典型的には10nmから100nmの範囲であり、また、基板主面は(100)面である。(100)面以外の主面のSOI基板であっても差し支えない。x/SOI基板を作製する。/SOI基板が所望のGe組成、膜厚となるまで酸化濃縮を行う。ここで、酸化濃縮法について説明する。そのため、通常の酸化プロセスによりSiGe層のSiのみが消費されてGeの濃度が高くなり、SiGe層中のGe組成は酸化が進むにつれて高くなる。これを酸化濃縮と呼ぶ。insulator)基板と呼ぶこととする。[0021]この酸化濃縮法を用いて、初めは1100°C以上の酸素雰囲気中でアニールすることで、SiGe層14とSi層13,15においてSiとGeを十分に拡散させながら酸化濃縮を行う。ここで、Ge組成が高くなることでSiGe層が溶融してしまうことを避けるために、次第に温度を下げて酸化濃縮を行っても良い。これにより図3に示すように、所望のGe組成(0.1<y≦1)、膜厚(5~100nm程度)のSGOI層16、及び熱酸化膜17を持つSGOI基板10が得られる。[0022]なお、ここで必ずしも酸化濃縮を行わなくともよい。層18を積層した、図4に示すようなSGOI基板を設けるようにしても良い。このSGOI基板も、以降の処理で図3のSGOI基板10の代わりに用いることができるが、以下では図3のSGOI基板を用いた例で説明する。[0023]次に、チャネルへのドーパント導入のためにイオン注入を行う。SGOI基板10を覆っている熱酸化膜17の膜厚を、弗化水素酸等により調整、若しくは熱酸化膜の代わりに窒化膜等を堆積する。続いて、保護膜としての熱酸化膜17若しくは窒化膜17’の上から、イオン注入により、n-MOSFETであればB(ホウ素)等を、p-MOSFETであればP(リン)やAs(砒素)等を導入する。イオン注入後に活性化アニールを行う。この工程は省略も可能である。Beam)リソグラフィを行う。Etching)を用いて、図5(a)(b)に示すように、SiGe層16を第1の領域21と第2の領域22とが接続された島状に加工する。して、図5(a)(b)に示すようにSGOI基板10’を得る。第1の領域21は、第2領域に比べてA-A’軸方向と直交する方向の幅が広い。[0025]なお、以下においては、幅の広い第1の領域21を総じてソース領域、及び幅の狭い第2の領域22を総じてFin領域と呼ぶこととする。このとき、Fin領域22に関して、側面に(110)面が形成されるように、島状の加工を行う。[0026]次いで、ハードマスク17,17’を除去してから、SGOI基板10’を、酸素雰囲気,800°C以上の温度にて立体的に酸化濃縮を行うことにより、図6(a)(b)に示すように、熱酸化膜19を形成すると共に、Ge組成が高められたソース領域31とFin領域32を形成する。ここで、ハードマスク17,17’の除去工程は省略可能である。熱酸化膜はソース領域、Fin領域の上面、両側面いずれにもそれぞれほぼ同じ厚さ形成されるので、酸化膜に対する残りのSiGeの体積は、Fin領域の方がソース領域より相対的に小さい。その結果、Fin領域22の方がソース領域21よりもGe組成の増え方がより大きくなる。従って、図5におけるソース領域21とFin領域22は、それぞれ図6(a)(b)に示すような相対的にGe組成の低いソース領域31と、相対的にGe組成の高いFin領域32へと濃縮され、Ge組成の勾配が形成される。[0027]このとき、その後の溶融、再結晶化の際の熱処理における温度の選択幅を考慮すると、Ge組成の勾配は40%以上の差が形成されるのが望ましい。これは、図17に示す、SiGeの固液相図より、ある温度において液相線と固相線の間隔が最大Si組成の差(即ちGe組成の差)40%程度に相当しているためである。初期Ge組成がソース領域21とFin領域22共に20%であり、Fin幅が30nm、ソース領域幅が50nm、そしてFin領域もソース領域も高さが30nmである例で示す。23nm程度形成されるような酸化濃縮を行うことで、Fin領域32のGe組成が90%、ソース領域31のGe組成が50%になる。[0028]以上のようにして、ソース領域31とFin領域32にGeの組成勾配を持ち、かつ熱酸化膜19で覆われたSGOI-Finを絶縁膜上に形成したSGOI基板10”を得ることができる。この最終的なFin領域32の幅は5~20nm、高さが5~50nm、Ge組成は0.3<z≦1が応用上重要である。[0029]次いで、SGOI基板10”を希ガス、若しくは窒素ガス雰囲気中の高温にてアニールする。雰囲気中に若干の酸素(体積比1%程度以下)が含まれていても良い。ここで高温とは、Ge組成の低いソース領域31は溶融せずに、Ge組成の高いFin領域32のみが溶融するような温度を指す。このとき、図7(a)(b)に示すように熱酸化膜19が被覆となって内部のSiやGeの脱離や液状化による流出を防ぎつつ、Fin領域32のみが液相33となり、ソース領域31は固相状態にある。上記のGe組成の例で示すと、SiGeの二元系相図である図17を参照して1020°C以上、1050°C未満にてアニールすればよいことが分かる。このときGe90%のFin領域32は液相にあたり、Ge50%のソース領域31は固相状態である。[0030]このようにGe組成の高いFin領域32のみが液相33となり、Ge組成の低いソース領域31は固相が残っている状態から温度をゆっくり下げていくことで、ソース領域31中の固相を種結晶とした再結晶化が起こる。このとき、図8(a)(b)に示すようにソース領域31から順に固相34へと結晶化していき、Fin領域32が固相34へと変わる。ソース領域31から遠い側のFin先端領域35は液相、若しくは二相共存状態である過渡状態を経る。温度を下げていくと、図8(a)(b)のような過渡状態を経て最終的には、ソース領域31とFin領域32を含めた全領域が固相34へと変わり再結晶化が完了する。この再結晶化の過程でチャネル領域となるFin領域32は完全に溶融していることから圧縮歪みは緩和する。再結晶化が起きたことで、溶融前に存在した結晶欠陥や転位は除去されることになる。[0031]次いで、熱酸化膜19を弗化水素酸にて除去した後、図9(a)(b)に示すようにゲート絶縁膜41、ゲート電極42、ゲート電極のハードマスク43を堆積する。なる界面層との積層構造、或いはSi酸窒化膜(SiON)を用いることも可能である。)を用いることも可能である。ゲート電極42として、Niシリサイド,Niジャーマノイド(Ni1-xGex),Niジャーマノシリサイド(NiSi(Ge)),Ptシリサイド,Ptジャーマノイド,Ptジャーマノシリサイド,NiPtシリサイド,NiPtジャーマノイド,NiPtジャーマノシリサイド,Wシリサイド,TiN,TiSiN,TaN,TaSiN,WN,AlN,Ti,Al,Mo等を用いることも可能である。ハードマスク43に関しては、酸化膜や窒化膜などの絶縁膜等を用いることも可能である。[0032]次いで、図10(a)(b)に示すように、EB、若しくはエキシマレーザーによるリソグラフィを行い、ゲート電極42及びゲート絶縁膜41に対してRIEを行うことで積層ゲート領域を形成する。[0033]次いで、図11(a)(b)に示すように窒化膜等の側壁用絶縁膜44を堆積した後、基板全面をRIEにてエッチングする。これにより、図12(a)(b)に示すゲート側壁のみに絶縁膜44を残し、側壁絶縁膜を形成することができる。s(0<s<1)をCVDにより選択エピタキシャル成長する。膜は、チャネル領域となるFin領域32のGe組成zに比べて、Ge組成比で0.2以上の差があるのが望ましい。pMOSに関しては、圧縮歪みをかけるためにz<s、nMOSに関しては引っ張り歪みをかけるためにs<zとする。[0035]次いで、ソース/ドレイン領域にP,B,As,S,N,Er等のイオン注入を行い、活性化アニールを行う。この工程は、場合によってはストレッサーを形成する前に行ってもよい。[0036]次いで、図14(a)(b)に示すように金属層46を堆積させる。この金属層46に関しては、Ni,Pt等を用いることも可能である。その後、熱処理によってジャーマナイド、シリサイド、若しくはジャーマノシリサイドさせる。これにより、図15(a)(b)に示すように、歪みストレッサーの効果を残すためにも部分的にジャーマノシリサイド領域47を形成する。反応しなかった金属層は塩酸等にて除去し、ソース/ドレイン領域の形成を行う。[0037]次いで、図16(a)(b)に示すように、層間絶縁膜48を堆積した後、ゲート電極及びソース/ドレイン電極へのコンタクトホールを形成する(ソース/ドレイン電極へのコンタクトのみ表示)。このコンタクトホールを導電性材料で埋め込みビア49を形成し、それぞれの電極を形成した後、層間絶縁膜上に配線を形成することによりMOSトランジスタを有する回路が完成する。[0038]ここで、本実施形態で説明した方法によりSiGe層を再結晶化した結果について述べる。60nm、Siを5nmエピタキシャル成長し、次にこれを1150°Cで53分酸化した。これを分光エリプソメトリーで評価した結果、膜厚が57nmのSGOI基板を得た。このSGOI基板にEBリソグラフィを行い、RIEにてSGOI層をエッチングすることでFin領域、及びソース領域の形成を行った。RIE後のソース領域、及びFin領域の構造を評価するためにSEMで観察を行った結果、ソース領域については一辺230nmの正方形に形成されており、Fin幅は85nm、Fin長さは1μmに形成されていたことを確認した。ラマン分光装置によりGe組成の評価を行ったところ、8.0%であった。以上をまとめると、ソース領域の一辺230nm、Fin幅85nm、Fin高さ57nm、Fin長さ1μm、Ge組成8.0%のSGOI基板10”が得られた。[0040]次に、この試料を、900°C,酸素雰囲気100%の条件で2時間42分酸化した。これをラマン分光によって評価した結果、Fin幅85nm、長さ1μmのFin領域のGe組成は88%(Si組成は12%)に酸化濃縮されているのが分かった。このときの歪みは、圧縮歪みを正、伸縮歪みを負とすると、平均して2.2%であった。このときのソース領域のGe組成は、酸化膜がFin領域と同じ膜厚が形成されていると仮定して36%(Si組成は64%)と求められた。雰囲気100%にて昇温した。図17において、Sは固相状態、Lは液相状態を示している。目標温度になった後、直ちに加熱を止めることで降温してFin領域の再結晶化を図った。このときの温度の下降レートは、1000°C以上では平均9°C/min、900°C以上では平均6°C/minで下降していた。[0041]熱処理による再結晶化後の歪み評価をラマン分光にて行い、結晶性の評価をTEM分析にて行った。その結果をそれぞれ図20及び図18,図19に示す。上記のFin幅85nm、長さ1μmのFin領域の歪みは、図20に示すように、平均して-0.1%であることが分かった。測定精度を考慮すると、この結果は、ほぼ完全に緩和したことを意味する。このようにして、ほぼ完全に緩和したSiGe-Fin領域が得られた。降温後のソース領域及びFin領域のTEM分析の結果を図18に示す。図18のTEM像より、1μmにわたってSiGe層のFinが一様であり、なおかつその電子線回折像である図19(a)~(d)より、単結晶であることが確認された。図19(a)~(d)は図18の各ポイントa~dに対応している。図19(c)と(d)においては、TEM試料作製時の湾曲によるものと思われる歪みによって、Fin部が長手方向に湾曲しているがこれは単結晶であることは確認している。[0042]これらの結果より、ソース領域から1μmの全体にわたって一様な単結晶が得られていることが分かる。これらのTEM像から観察できる範囲において、Fin内部に転位や面欠陥等は確認されなかった。以上の結果から、本実施形態の主要な効果である歪み緩和と、欠陥の無い単結晶領域が得られたことが確認された。[0043]このように本実施形態によれば、SiGeをチャネルとするFin型MOSトランジスタのチャネル内の歪みを緩和させ、且つ欠陥を低減させることができる。従って、素子特性の向上に寄与することが可能となり、例えば16nmノードの微細化に適用可能である。この方法では、絶縁膜に開口を設ける工程、更には開口内にSiを埋め込む等の工程が必要となり、工程の複雑化を招く。絶縁膜に開口を設けたシード部を必要とすることから、面積的にも不利となる。レーザや電子ビームでアニールする方法もある(例えば、特開2001-298194号公報)。この方法では、結晶粒界がチャネルとなる中央部に生じてしまい、チャネル内に結晶粒界が残る可能性がある。これは例えば、移動度の劣化などのトランジスタの素子特性に悪影響を及ぼすと考えられる。[0045]これに対し本実施形態では、絶縁膜上のSiGeのGe組成の違いを利用して、SiGe層の第1の領域をシードとして第2の領域を再結晶化しているので、絶縁膜に開口を設ける必要はなく、しかもチャネルとすべき第2の領域に結晶粒界が残ることもない。[0046]また、本実施形態は、ソース領域とFin領域に幅のアスペクト比を持たせ、酸化濃縮を行うことでGeの組成勾配を形成することを特徴としている。この場合には、酸化プロセスのみを行うため簡便なプロセスと言える。[0047]マルチチャネルFinに適用する場合、前記図5(a)(b)に示す工程において、図21(a)に示すように、SiGe層16を第1の領域21と複数の第2の領域22とが接続された島状に加工する。第2の領域22は接続方向と直交する方向の幅が狭いものであり、複数本が平行に配置されている。第1の領域21は、第1及び第2の領域21,22の接続方向と直交する方向の幅が広いものであり、複数の第2の領域22の一方の端部に接続されている。[0048]これ以降は、図6から図16に示す工程と同様の工程であるが、ゲート部は図21(b)に示すように、複数の第2の領域32に跨るように形成し、ソース・ドレイン部は図21(c)に示すように、複数の第2の領域32に跨るように形成すればよい。[0049](第2の実施形態)本発明の第2の実施形態に係わる半導体装置の製造方法を、図22(a)(b)から図26(a)(b)を参照して説明する。図1~図3と同一部分には同一符号を付して、その詳しい説明は省略する。図22(a)(b)から図26(a)(b)は、断面図(a)と平面図(b)を示し、(a)は(b)のA-A’断面に相当している。[0050]初めに、第1の実施形態において説明した方法によりSGOI基板を作製する。前記図3に示すようなSGOI基板10を作製した後、EB若しくはエキシマレーザーを用いたリソグラフィを行い、RIEを用いて図22(a)(b)に示す長方形のメサ領域50を形成する。[0051]なお、メサ領域50は、最終的にソース領域となる第1の領域51と最終的にチャネル領域及びドレイン領域となる第2の領域52が接続されたものとする。第1及び第2の領域51,52の幅は同じである。層16と同じで、メサ領域の側面の面方位は第1の実施形態と同様である。[0052]次いで、図23(a)(b)に示すように、メサ領域50の上部を覆う熱酸化膜17を弗化水素酸によって完全に除去した後、シリコン酸化膜、シリコン窒化膜をCVDにてウェハー全面に堆積し、フォトリソグラフィーとRIEにより第1の領域51上に窒化膜53、酸化膜53’による保護膜を形成する。[0053]次いで、SGOI基板を酸素雰囲気、800°C以上の温度において熱酸化を行う。すると、図24(a)(b)に示すように、Fin領域62の上面、側面は酸化されてGe組成が増大するが、ソース領域61は窒化膜53で覆われているおり殆ど酸化されずにGe組成は変化しない。酸化されたとしても酸化膜厚はFin領域62に比べて十分に少ない。その結果、ソース領域61のGe組成が低く、Fin領域62のGe組成zが高くなっているSGOI-Finを形成できる。最終的には、ソース領域61は窒化膜53にて覆われ、Fin領域62は熱酸化膜54に覆われた状態となる。最終的なFinの幅や高さなどの構造は、第1の実施形態と同様である。Fin領域62の幅は5~20nm、高さが5~50nm、Ge組成は0.3<z≦1が応用上重要である。[0054]次いで、図25(a)(b)に示すように、Ge組成に勾配を持ったFinを希ガス、若しくは窒素ガス雰囲気中の高温にてアニールを行う。雰囲気中に若干の酸素(体積比1%程度以下)が含まれていても良い。ここで高温とは、Ge組成の低いソース領域61は溶融せずに、Fin領域62のみが溶融するような高温を指す。このとき、図25(a)(b)に示すように熱酸化膜54及び窒化膜53が被覆となっている。従って、内部のSiやGeの脱離や液状化による流出を防ぎつつ、Fin領域62のみが液相となり、ソース領域61は固相状態にある。この温度の決定に関しての具体的な例は第1の実施形態を参照して、ここでは省くこととする。[0055]次いで、図25(a)(b)に示されるFin領域62が液相となった後、温度を徐々に下げていくことで図26(a)(b)に示されるように、Ge組成の低いソース領域61からFin領域62へと順に固相へと再結晶化していく。ここで、図26(a)(b)は過渡状態を表しており、Fin先端領域は未だ液相、若しくは、二相共存状態である。温度を下げていくと、最終的にはFin先端領域も固相へと変わり再結晶化が完了する。[0056]再結晶化が完了した後は、図26(a)(b)における窒化膜53を150°C程度の燐酸にて除去後、熱酸化膜54を弗化水素酸で除去する。その後のゲート積層膜の堆積、ゲートリソグラフィ、ソース/ドレイン領域形成などは第1の実施形態の図9以降と同様であるのでここでは省くこととする。[0057]このように本実施形態によれば、ソース領域51をマスクしておき、Fin領域52を酸化濃縮することにより、ソース領域61よりもFin領域62のGe組成を高めることができ、これを利用してFin領域62のみを溶融させて再結晶化させることができる。従って、先に説明した第1の実施形態と同様の効果が得られる。[0058]また、本実施形態では、長方形状のメサをSGOI基板上に形成した後、ソース領域51に保護膜としての窒化膜53を形成する。保護膜形成後には、酸化濃縮のみを行い、Ge組成の勾配を形成する。この場合、初めに長方形状にメサを形成するため、第1の実施形態のような幅の広いソース領域を形成する必要がなく微細化に適している。従って、シングルチャネルにおいては、第1の実施形態に比べてより微細化可能である点で適している。層55(0<t≦1)を選択的にエピタキシャル成長する。これ以降は、先と同様に、800°C以上の温度において立体酸化濃縮を行うことにより、ソース領域61のGe組成が低く、Fin領域62のGe組成zが高くなっているSGOI-Finを形成することができる。[0060]この変形例では、保護膜形成後にSiGe膜をエピタキシャル成長した後、酸化濃縮を行い、Ge組成の勾配を形成する。ソース領域51の保護膜53を形成した後にSiGe層55のエピタキシャル成長を行うことにより、プロセスは複雑になる欠点があるが、RIE直後の長方形幅、又はGe組成が小さい場合には有効である。[0061]特に、Fin領域の幅が小さい場合において、RIE等のリソグラフィ時に生じるFin側面のエッジラフネスにより、酸化濃縮の際にチャネルが分断されるという可能性がある。これに対し、本変形例のようにSiGe層55のエピタキシャル成長を行うことでチャネル幅を大きくし、その後に酸化濃縮を行えばエッジラフネスの問題は軽減できる。RIE直後の前記図23(a)(b)の状態で酸化濃縮によりGe組成を高くすると、ソース領域51のGe組成も高くなってしまい、溶融時の温度選択幅が狭まる可能性がある。これらはプロセスのばらつきを考える上で問題となる。従って、ソース領域51の保護膜53を形成した後に、SiGe層55のエピタキシャル成長を行う本変形例は、プロセスが複雑になる短所もあるが、微細化により有効であるといえる。[0062](第3の実施形態)本発明の第3の実施形態に係わる半導体装置の製造方法を、図28(a)(b)から図32を用いて説明する。図28(a)(b)から図30(a)(b)は、断面図(a)と平面図(b)を示し、(a)は(b)のA-A’断面に相当している。[0063]初めに、第1の実施形態において説明した方法によりSGOI基板を作製する。前記図3に示すようなSGOI基板10を作製した後、EB若しくはエキシマレーザーを用いたリソグラフィを行い、RIEを用いて、第2の実施形態と同様に前記図22(a)(b)に示すような長方形のメサ領域(第1のSiGe層)50を形成する。この最終的なFin領域の幅52は5~20nm、高さが5~50nm、Ge組成は0.3<z≦1が応用上重要である。[0065]なお、メサ領域50は、最終的にソース領域となる第1の領域51と最終的にチャネル領域及びドレイン領域となる第2の領域52が接続されたものとする。第1及び第2の領域51,52の幅は同じである。[0066]次いで、図28(a)(b)に示すように、Fin領域52上に窒化膜73をCVDにて堆積する。層(第2のSiGe層)74をCVDにてエピタキシャル成長する。ここで、後の工程である溶融のプロセスを考えると、tはzよりも0.4以上小さいことが望ましい。層74と、Fin領域52及びソース領域51との間にGe組成の勾配が形成される。層74及び窒化膜73上にさらに窒化膜を堆積して、SGOI-Finを被覆する窒化膜75を形成する。続いて、SGOI-Finが完全に覆われたSGOI基板を、希ガス若しくは窒素ガス雰囲気中の高温にてアニールを行う。雰囲気中に若干の酸素(体積比1%程度以下)が含まれていても良い。層74は溶融せずに、Ge組成zの高いFin領域52とソース領域51を含むメサ領域50のみが溶融する温度を指す。層74は固相、若しくは部分溶融状態にある。この温度の決定に関しての具体的な例は第1の実施形態を参照して、ここでは省くこととする。[0068]次いで、図31に示されるFin領域52とソース領域51を含むメサ領域50が液相となった後、温度を徐々に下げていく。層74からソース領域51、Fin領域52へと順に固相へと再結晶化していく。ここで図32は過渡状態を表しており、Fin先端領域は未だ液相、若しくは二相共存の状態を表している。温度を下げていくと、最終的にはFin先端領域も固相へと変わり再結晶化が完了する。再結晶化が完了した後は、第1の実施形態と同様に、図32における窒化膜75を150°C程度の燐酸にて除去する。その後のゲート積層膜の堆積、ゲートリソグラフィ、ソース/ドレイン領域形成などは第1の実施形態の図9以降と同様であるのでここでは省くこととする。[0069]このように本実施形態によれば、ソース領域51上にGe濃度の低いSiGe層74を形成することにより、ソース領域51及びFin領域52を含むメサ領域50のGe組成をSiGe層74のGe組成よりも高めることができ、これを利用してメサ領域50のみを溶融させて再結晶化させることができる。従って、先に説明した第1の実施形態と同様の効果が得られる。[0070]また、本実施形態では、初めに長方形のメサをSGOI基板上に形成する。そのため、幅の大きいソース領域を形成する必要がないため、第1の実施形態よりも微細化に適しているといえ、この微細化の面では第2の実施形態と同様である。[0071]また、本実施形態では、Fin領域52のみに保護膜73を形成し、ソース領域51にSiGe層74のエピタキシャル成長を行うことにより、Fin領域(実際にはソース領域51とFin領域52)とソース領域(実際にはSiGe層74)にGe組成の勾配を形成する。このため、第1の実施形態に比べてエピタキシャル成長工程が増える点で、プロセスが複雑になる。第2の実施形態に比べて、酸化濃縮を行わないがエピタキシャル成長の工程が増えているので、プロセス上の工程数からすると同程度と考えられる。[0072]しかし、ソース領域のGe組成を自由に選択してエピタキシャル成長できる点で、その他の酸化濃縮プロセスのみを用いる場合に比べてFin領域とソース領域の間のGe組成の勾配を最も形成しやすい。そのため、溶融時の温度選択幅が広いという点で、最も安定した溶融、再結晶化プロセスが見込めるといえる。[0073]なお、本実施形態の変形例として、前記図3に示すSGOI基板の代わりに前記図4に示す基板を用いることもできる。[0074]前記図4に示すようなSGOI基板を作製した後、EB若しくはエキシマレーザーを用いたリソグラフィを行い、RIEを用いて図33(a)(b)に示す長方形のメサ領域80を形成する。[0075]次いで、図34(a)(b)に示すように、メサ領域80に対して酸化濃縮を行うことにより、Ge組成の高いメサ領域81と熱酸化膜82を形成する。[0076]次いで、熱酸化膜82を除去した後に、前記図28(a)(b)に示すように、メサ領域81のFin領域上に窒化膜73をCVDにて堆積する。これ以降は、先の工程と同様にしてFin領域の溶融再結晶化を行うことができる。[0077]この変形例では、Fin領域の保護膜形成前に酸化濃縮を行うことで、溶融する領域のGe組成を高めている。このため、第3の実施形態に比べて、よりGe組成の高いFin領域を得ることが可能であり、ソース領域上に形成するSiGe層74とメサ領域81とのより高いGe組成の勾配を形成しやすい。ここで、第3の実施形態においてもGe組成の高い基板を用いれば同じであるが、この場合には酸化膜が多く形成されるため酸化時間が長くなると考えられる。その点、立体的に酸化濃縮される本変形例を用いれば、酸化時間の短縮化が可能であると考えられる。[0078]また、第2及び第3の実施形態をマルチチャネルFinに適用する場合、図35(a)又は(b)に示すように、SiGeからなるメサ領域50を複数の短冊状の島に加工する。第3の実施形態の場合は、図36(a)(b)に示すように、Fin領域52を窒化膜73でマスクする。これ以降は、前記図29(a)(b)から図32に示す工程でFin領域の溶融再結晶化を行うことができる。第2の実施形態の場合は、図36(a)(b)とは逆にソース領域51を窒化膜53でマスクした後、前記図24(a)(b)から図26(a)(b)に示す工程で、Fin領域の酸化濃縮及び溶融再結晶化を行うことができる。[0079]なお、第1から第3の実施形態において、SiGeの融解と再結晶化に要する時間は、再結晶時の相分離によるGe組成分布を避けるため、なるべく急速に行うことが望ましい。Annealing)や、スパイクRTA、更にはフラッシュランプやレーザーを用いた急速昇降温装置などを用いて、Geの拡散が顕著となる900°C以上の温度への保持時間が1分以内、さらに好ましくは10秒以内であることが望ましい。[0080](第4の実施形態)本実施形態は第1から第3の実施形態で述べた立体チャネルトランジスタの製造方法のうち、Fin領域の溶融、再結晶化後のプロセスに関しての変形例である。具体的には、第1から第3の実施形態においては再結晶化を行ったFin領域をチャネル領域としているが、本実施形態においては再結晶化によって緩和したFin領域を歪みストレッサーとしている。Fin領域のまわりにSiGe膜をエピタキシャル成長してSiGeチャネルを形成する。以上のことより、第1から第3の実施形態全てに関して本実施形態は適用可能である。[0081]本発明の第4の実施形態による半導体装置の製造方法を、図37(a)(b)及び図38(a)(b)を用いて説明する。図37(a)(b)及び図38(a)(b)は、断面図(a)と平面図(b)を示し、(a)は(b)のA-A’断面に相当している。[0082]まず、SGOI基板の作製及びFin領域の再結晶化に関しては、第1の実施形態から第3の実施形態と同様であるためここでは省く。再結晶化後のSGOI基板は、例えば前記図8(a)(b)に示すように、ソース領域31はFin領域32に比べてGe組成は低く、それぞれの領域は全て熱酸化膜或いは窒化膜から構成される絶縁膜19で被覆されている。層をCVDによってエピタキシャル成長する。ここで、Fin領域32のGe組成をzとおくと、p-MOSFETを作製する場合にはz<uとしてチャネル領域91に圧縮歪みを、n-MOSFETを作製する場合にはu<zとしてチャネル領域91に引っ張り歪みを加えるようにエピタキシャル成長を行う。ここで、n-MOSFET及びp-MOSFETのどちらの場合においても、エピタキシャル成長したチャネル領域91のGe組成uは、再結晶化したストレッサー層(Fin領域32)のGe組成zと0.2以上の差があることが望ましい。何れの場合でも絶対値の記号を用いて|z-u|≧0.2が望ましい。[0084]次いで、第1の実施形態と同様に積層ゲート、側壁絶縁膜の形成を行うが、これらに関しても、第1の実施形態の図9(a)(b)から図12(a)(b)と同様であるため、ここでは省く。図38(a)(b)に示すようにゲート絶縁膜41及びゲート電極42からなるゲート積層部、ゲート側壁絶縁膜44を形成した後に、第1の実施形態と同様にソース/ドレイン領域にイオン注入する。その後、再結晶化アニールを行い、全面に金属層を堆積し、熱処理を加えてジャーマノシリサイド領域47を形成する。[0085]これ以降は、層間絶縁膜を堆積し、ソース/ドレイン領域、及びゲート電極のコンタクトホールの形成を行うが、この工程も第1の実施形態と同様であるので、ここでは省略する。[0086]このように本実施形態では、第1~第3の実施形態で作製されたFin領域を歪みストレッサーとした立体チャネルトランジスタの形成が可能となる。この場合、Fin領域は格子歪みが緩和されると共に結晶欠陥が低減されているため、pMOS側では圧縮歪みを、nMOS側では引っ張り歪みを与えることが容易となる。従って、C-MOS回路を作製するのに有効である。[0087](第5の実施形態)本発明の第5の実施形態による半導体装置の製造方法を、図39(a)~(e)及び図40(f)(g)を用いて説明する。[0088]本実施形態は、第1から第4の実施形態にて述べた立体チャネルトランジスタの製造方法を用いたC-MOSFETの製造方法を示す。ここで具体的に図を用いて示す例は第2の実施形態を用いた方法であるが、そのほかの全ての実施形態、即ち第1,第3,第4の実施形態を用いてもかまわない。以下ではそれぞれの図はSGOI基板の平面図を表す。図の上側のFin領域をp-MOSFET、下側のFin領域をn-MOSFETとするプロセスを記述するが、n-MOSFETとp-MOSFETの位置が逆でもかまわない。[0089]まず、第1の実施形態で述べたようにSGOI基板10を作製する。[0090]次いで、図39(a)に示すように、RIEにてメサ状に加工を施し、メサ領域100及び200を形成する。ここで図には示さないが、n-MOSFET及びp-MOSFETを形成するために、それぞれのチャネル領域にイオン注入を行う。具体的には、メサ領域100にイオン注入を行う場合には、メサ領域200に絶縁膜等を堆積したのち、メサ領域100にn-MOSFETを作製する場合にはホウ素等を、p-MOSFETを作製する場合にはリンや砒素などをイオン注入する。[0091]次いで、図39(b)に示すように、第2の実施形態と同様に、メサ領域100の第1の領域(ソース領域)101及びメサ領域200の第2の領域(ソース領域)201をマスクするように、窒化膜301をCVDにて堆積する。プロセスを行い、図39(c)に示すように、格子緩和したSiGeチャネルを持つFin領域112及び212を得る。ここで、111及び211は、Ge組成の低いソース領域である。[0093]次いで、酸化濃縮によって生じた熱酸化膜113,213、及びソース領域形成のための窒化膜301を弗化水素酸、及び熱燐酸によってそれぞれ除去する。続いて、図39(d)に示すように、第1の実施形態で示した方法でゲート積層及びゲート側壁を含むゲート領域120,220をそれぞれ形成する。[0094]次いで、図39(e)に示すように、n型のFinFET領域とp型のFinFET領域それぞれに対し、SiGe歪みストレッサー130,230をCVDにてエピタキシャル成長する。[0095]ここで、それぞれの濃度のSiGeストレッサー層を形成する場合、もう一方のFin領域及びソース/ドレイン領域を絶縁膜等で被覆し、SiGeストレッサー層を形成したい方のFin領域、及びソース/ドレイン領域にエピタキシャル成長を行うこととする。それぞれp-FinFET領域、及びn-FinFET領域のGe組成は同じプロセスを経ているので、組成は同じであるからこれをzとおく。s’層230を形成する。ここで、それぞれs及びs’は、zと0.2以上の差があることが望ましい。z-s’≧0.2,s-z≧0.2となるのが望ましい。[0096]次いで、第1の実施形態で説明したように、図40(f)に示すように、ソース領域111,211及びFin領域上112,212に、金属を堆積してジャーマノシリサイド領域140及び240をそれぞれ形成する。[0097]次いで、第1の実施形態と同様にして、層間絶縁膜の堆積、ソース/ドレイン及びゲート電極のコンタクトホールの形成を行う。図40(g)に示すように、このコンタクトホールを導電性材料で埋め込みビア150及び250を形成し、それぞれの電極を形成した後、層間絶縁膜上に配線を形成してC-MOSトランジスタを有する回路が完成する。[0098]このように本実施形態によれば、第1~第3の実施形態で作製されたFin領域i対し、n-MOSとp-MOSで異なる歪みストレッサー130,230を形成することにより、各々のMOSに適した歪みチャネルを有するC-MOSを作製することができる。この場合、Fin領域112,212は格子歪みが緩和されると共に結晶欠陥が低減されている。このため、pMOS側では圧縮歪みを、nMOS側では引っ張り歪みを与えることが容易となり、C-MOS回路を作製するのに有効である。[0099]第5の実施形態におけるC-MOSの作製方法においては、それぞれn-MOS及びp-MOSにおいてFin領域のGe組成が同じとなるように作製されるが、以下にGe組成がnとpとで異なるような作製方法を示す。図41(a)に示すように、Ge組成を高くしたい側のメサ領域250を、もう一方のメサ領域150に比べて幅を大きく形成する。同じ幅でRIEを行った後にエピタキシャル成長を行っても良い。[0100]次いで、図41(b)に示すように、Ge組成の低くなる方のみを絶縁膜170にて被覆して酸化濃縮を行う。これにより、幅の大きい方のメサ領域250のみが酸化濃縮されるため、図41(b)では上側のメサ領域260のみGe組成が高くなる。これにより、nとpとでGe組成の異なる、同じ幅のSGOI-Finを得ることができる。[0101]次いで、酸化濃縮によって生じた熱酸化膜263を弗化水素酸にて除去した後、図41(c)に示すように、ソース領域151,261を被覆するように、絶縁膜301を堆積する。以下のプロセスは第5の実施形態の図39(b)以降と同様になるので、ここでは省略する。[0102]以上の方法により、n-MOSFETとp-MOSFETとでGe組成の異なるC-MOSを作製することが可能となる。[0103](変形例)なお、本発明は上述した各実施形態に限定されるものではない。全ての実施形態において(001)面を主面とするSOI基板から、側面に(110)面を有するFin領域の形成を行っている。(001)面と等価な{001}面を主面とする半導体基板上に(110)面と等価な{110}面を側面とするフィンを形成することも可能である。{110}面に関して、pMOSFETにおいて圧縮歪みをかけた場合、特に電流駆動力の増大させることができる。ここで、{001}面は、(001)面,(010)面,(100)面,(00-1)面,(0-10)面,(-100)面の何れかを示すミラー指数の包括表現である。{110}面は、(110)面,(101)面,(011)面,(-1-10)面,(-10-1)面,(0-1-1)面,(-110)面,(1-10)面,(10-1)面,(-101)面,(01-1)面,(0-11)の何れかを示すミラー指数の包括表現である。{111}面は、(111)面,(-111)面,(1-11)面,(11-1)面,(-1-1-1)面,(1-1-1)面,(-11-1)面,(-1-11)面のいずれかを示すミラー指数の包括表現である。[0104]また上記のミラー指数にしたがって、{100}面を主面とする基板上に、{001}面を側面に有するFin領域の形成も可能である。この場合には、特にnMOSにおいて、電流駆動力を増大させることができる。[0105]また、例えば第1の領域や第2の領域を選択的にマスクする絶縁膜材料は、仕様に応じて適宜変更可能である。支持基板は必ずしもSiに限るものではなく、他の半導体基板を用いることも可能である。支持基板としてサファイア等の結晶基板を用いることも可能であり、この場合、支持基板上に直接SiGe層を形成することができる。[0106]また、第4の実施形態では、Fin領域を歪みストレッサーとし、そのFin領域のまわりにSiGe膜をエピタキシャル成長してSiGeチャネルを形成したが、SiGe層をエピタキシャル成長する代わりにSi層をエピタキシャル成長しても良い。この場合、歪みSiチャネルを利用したMOSFETを作製することが可能となる。[0107]その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。前記融解した第2の領域を、前記第1の領域との界面から再結晶化させる工程と、を含むことを特徴とする半導体装置の製造方法。[請求項2]前記第1の領域はMOSトランジスタのソース/ドレイン領域の一方を形成し、前記第2の領域は前記MOSトランジスタのソース/ドレイン領域の他方とチャネルを形成するものであることを特徴とする請求項1記載の半導体装置の製造方法。[請求項3]前記第1のSiGe層を形成するために、前記絶縁膜上にSi層が形成された基板のSi層上に、前記第1のSiGe層よりGe組成の低いSiGe材料層を形成した後、酸素雰囲気中で熱酸化処理を施すことを特徴とする請求項1記載の半導体装置の製造方法。膜を形成することを特徴とする請求項3記載の半導体装置の製造方法。[請求項5]前記第2の領域を再結晶化させる工程の後に、前記第2の領域上の一部にゲート絶縁膜を介してゲート電極を形成し、次いで前記ゲート電極の側面に側壁絶縁膜を形成し、次いで前記第1及び第2の領域上に前記第2の領域のGe組成とは異なる組成のSiGe層で形成され、前記第2の領域に格子歪みを付与するための歪みストレッサー層を形成することを特徴とする請求項1記載の半導体装置の製造方法。[請求項6]前記第2の領域を互いに平行配置された複数個に形成することを特徴とする請求項1記載の半導体装置の製造方法。前記融解した第2の領域を、前記第1の領域との界面から再結晶化させる工程と、を含むことを特徴とする半導体装置の製造方法。[請求項8]前記第2の領域を熱酸化する工程の前に、前記第1のSiGe層の前記マスクで保護されていない第2の領域に第2のSiGe層をエピタキシャル成長することを特徴とする請求項7記載の半導体装置の製造方法。前記融解した第1のSiGe層を、前記第2のSiGe層との界面から再結晶化させる工程と、を含むことを特徴とする半導体装置の製造方法。[請求項10]前記第1のSiGe層を島状に加工する工程の後で、前記第2の領域を第1のマスクで保護する工程の前に、前記第1のSiGe層を熱酸化することにより、該SiGe層のGe組成を高めることを特徴とする請求項9記載の半導体装置の製造方法。