[0001]【発明の属する技術分野】本発明は、高融点金属シリサイド膜をゲート電極やソース、ドレインの上面に形成するいわゆるサリサイド構造を有するMISトランジスタ及びその製造方法に関する。[0002]【従来の技術】従来、MISトランジスタにおいてゲート電極やソース、ドレインの上面に金属シリサイド膜を自己整合的に形成するサリサイド構造が知られている。known.このMISトランジスタは、ゲート電極の上面、及びソース、ドレインの拡散層上面を露出させた状態で金属膜を被着し、熱処理することによりSiと密着した領域の金属膜を選択的にシリサイド化して、未反応の金属膜をエッチング除去することで形成できるが、この際ゲート電極の側面に側壁酸化膜を形成することによりゲート電極とソース、ドレイン間の電気的分離を図るようにしている。この側壁酸化膜としてはLDD構造の高濃度ソース、ドレインを形成する際のイオン注入のマスクとして形成するスペーサをそのまま用いるようにしている。2の結合が破壊される等のダメージを受けており、このダメージを受けた側壁酸化膜をマスクにしてサリサイド工程を行うと、この側壁酸化膜上に金属シリサイド膜が残ってしまい、ゲート電極とソース、ドレインの分離を十分に行えないという問題が生じた。4-196442号公報に示されている。具体的には、基板上にゲート絶縁膜を介してゲート電極を形成したのち、ウェハ上面全面に、CVD法により酸化膜を形成する。2からなる側壁酸化膜を形成する。oxidized.【0005】そして、この側壁酸化膜をマスクにしてイオン注入してソース、ドレインを形成する。この後、側壁酸化膜の一部、つまりイオン注入によってシリコンと酸素の結合が破壊された部分(以下、ダメージ層という)をウェットエッチングにより除去する。一度同様の方法によってゲート電極の側面に側壁酸化膜を形成する。wafer,熱処理を行ってゲート電極及びソース、ドレインの表面にチタンシリサイド膜を形成する。これによりゲート電極、ソース、ドレイン表面にのみチタンシリサイド膜が形成されたサリサイド構造を有するMISトランジスタが形成される。difficult,形成される側壁酸化膜に大きなバラツキが生じる。ウェットエッチングの場合、エッチングレートに大きなバラツキがあるため、側壁酸化膜にバラツキが生じる。ダメージ層を除去するに際してオーバエッチング時間が長い時間必要とされるため、このエッチングレートのバラツキは、必然的に大きくなる。large.【0008】これらの要因による側壁酸化膜のバラツキによって、チタンシリサイド膜とソース、ドレインにおけるPN接合との間隔にバラツキが生じ、リーク電流の発生要因となる。上記方法によっては、ダメージ層を除去する工程を必要とするため、工程数が多くなるという問題がある。above,ダメージ層を除去する工程を必要とすることなく、リーク特性に優れたサリサイド構造を有するMISトランジスタの製造方法を提供することを第1の目的とする。drain接合との間隔のバラツキが小さく、リーク特性に優れた優れたサリサイド構造を有するMISトランジスタを提供することを第2の目的とする。[0010]【課題を解決するための手段】本発明は上記目的を達成するため、以下の技術的手段を採用する。10a)を形成する工程とを有することを特徴とする。(10)層を形成するために行うイオン注入の後に堆積絶縁膜(11)を形成しているため、これらのイオン注入の際に堆積絶縁膜(11)がダメージを受けることがない。堆積絶縁膜(11)がダメージを受けないため、堆積絶縁膜(11)上に金属シリサイド膜が形成されず、堆積絶縁膜(11)上に金属シリサイド膜が残らないようにすることができる。よって、ゲート電極(6)とソース(9)、ドレイン(10)を完全に分離することができる。(7)にしているため、ソース(9)、ドレイン(10)の形成位置のバラツキを小さくすることができ、リーク特性のバラツキを小さくすることができる。2やSiNx等により形成することができる。like.【0013】請求項2に記載の発明においては、ソース(9)、ドレイン(10)の内側の所定領域に選択的にコンタクト抵抗低減用の不純物層(12)を形成し、金属シリサイド膜(6a、9a、10a)を低抵抗化すると共に、この不純物層(12)を活性化させることを特徴とする。コンタクト抵抗低減用の不純物層(12)を活性化させるために熱処理を施す必要がある。10a)後の熱処理はできるかぎり避けたほうが好ましい。10a)を低抵抗化する際に同時に行うことによって、金属シリサイド膜(6a、9a、10a)の凝集を引き起こす様な熱処理を避けることができる。9a、10a)のシリサイド化工程後の選択エッチング後に、コンタクト抵抗低減用の不純物層(12)を形成し、その後金属シリサイド膜(6a、9a、10a)を低抵抗化する工程にて、この不純物層(12)を拡散させることを特徴とする。(12).【0015】このように、シリサイド化工程の前に不純物層(12)を形成しておくことにより、堆積絶縁膜へのダメージを無くすことができ請求項2と同様の効果が得られる。請求項4に記載の発明においては、熱酸化膜(7)をマスクにして斜めイオン注入を行い電界緩和層(8)を形成することを特徴とする。(8).【0016】ソース(9)、ドレイン(10)と同様に、電界緩和層(8)の形成用のマスクも膜厚バラツキの小さい熱酸化膜(7)を用いることにより、電界緩和層(8)の形成位置のバラツキを小さくすることができる。これにより、電界緩和層(8)とソース(9)、ドレイン(10)の位置関係におけるばらつきを小さくすることができるため、リーク特性のバラツキを小さくすることができる。10a)とを備えたことを特徴とする。a.【0018】熱酸化膜(7)をマスクにして形成したソース(9)、ドレイン(10)は、形成位置のバラツキが小さい。10a)は、堆積絶縁膜(11)をマスクにして形成されているため、ソース(9)、ドレイン(10)のチャネル領域側端部と金属シリサイド膜(9a、10a)との間隔が堆積絶縁膜(11)の膜厚分以上になる。10a)がシリコン基板(1)の面方向に拡散した場合においても、金属シリサイド膜(9a、10a)からソース(9)、ドレイン(10)のチャネル方向へのリーク電流が発生することを防止できる。請求項7に記載の発明においては、ソース(9)、ドレイン(10)のチャネル領域側に、熱酸化膜(7)をマスクにして形成された電界緩和層(8)を有していることを特徴とする。features.【0020】バラツキが小さい熱酸化膜(7)をマスクにしているため、電界緩和層(8)の形成位置のバラツキも小さい。(10)と電界緩和層(8)の形成位置の関係もバラツキが小さい。このため、リーク特性を良好なものとすることができる。請求項8に記載の発明においては、ソース(9)、ドレイン(10)の内側の所定領域には、堆積絶縁膜(11)をマスクにして形成されたコンタクト抵抗低減用の不純物層(12)が備えられていることを特徴としている。(10)よりもチャネル領域側に横方向拡散していない状態となっている。このため、リーク特性の良好なものとすることができる。characteristics.【0022】請求項9に記載の発明においては、シリコン基板(1)上にゲート絶縁膜(5)を介してゲート電極(6)を形成する工程と、このゲート電極(6)をマスクにしてイオン注入を行い、ソース(9)、ドレイン(10)を形成する工程と、ゲート電極(6)の側面に堆積絶縁膜(11)を形成する工程と、ゲート電極(6)及びソース(9)、ドレイン(10)の表面に金属シリサイド膜(6a、9a、10a)を形成する工程とを有することを特徴とする。a.【0023】このように、ゲート電極6をマスクにしてソース(9)、ドレイン(10)を形成することもでき、請求項1と同様の効果が得られる。(7)を形成する工程と、熱酸化膜(7)をマスクにしてイオン注入を行い、ソース(9)、ドレイン(10)を形成する工程と、ゲート電極(6)の側面に形成された熱酸化膜(7)の表面に堆積絶縁膜(11)を形成する工程と、ソース(9)、ドレイン(10)の表面に金属シリサイド膜(9a、10a)を形成する工程と、を有することを特徴としている。10a)を形成するようにしているため、ソース(9)、ドレイン(10)のチャネル領域側端部(T)と金属シリサイド膜(9a、10a)との間隔(L)が堆積絶縁膜(11)の厚さ以上となる。このため、金属シリサイド膜(9a、10a)が横方向拡散によってチャネル領域に届くという問題を回避することができ、リーク特性の良好なものとすることができる。INVENTION(第1実施形態)図1〜2に、シリサイド材料(高融点金属)としてチタンを用いた場合におけるサリサイド構造を有するMOSトランジスタの製造方法の手順図を示す。PMOSトランジスタとNMOSトランジスタを同時に形成する実施形態について説明する。described.【0026】〔図1(a)に示す工程〕先ず、LSI工程によりシリコン基板1中にPMOSトランジスタ領域AにNウェル層2を形成し、NMOSトランジスタ領域BにPウェル層3を形成する。これらの領域の表面に素子分離用のLOCOS酸化膜4を形成する。〔図1(b)に示す工程〕次に、犠牲酸化、ゲート酸化を行いゲート酸化膜5を形成する。ポリシリコンを堆積したのち、ポリシリコン中にリンイオンを注入し、熱拡散させて低抵抗化する。その後、フォトリソグラフィエッチングを行いゲート長0.35μm程度以下のゲート電極6を形成する。この時、熱酸化膜7は50nm程度形成する。この熱処理によって形成される熱酸化膜7はバラツキが小さいため、第1の側壁膜のバラツキを小さくすることができる。NMOSトランジスタ領域Bを順にフォトレジストで覆い、それぞれの熱酸化膜7をマスクにして低濃度の不純物イオンを斜めイオン注入し、各々電界緩和層8を形成する。PMOSトランジスタ領域Aにおいては、ボロンあるいはボロンを含む化合物のイオンを斜めイオン注入するようにすればよい。PMOSトランジスタ領域A、NMOSトランジスタ領域B共通にリンを斜めイオン注入する工程であってもよい。この場合、電界緩和層8がPMOSトランジスタにおいてパンチスルー抑制層として機能するように、そのドーズ量等が選ばれる。selected.【0029】〔図2(a)に示す工程〕さらに、同様にPMOSトランジスタ領域A、NMOSトランジスタ領域Bを順にフォトレジストで覆い、それぞれの熱酸化膜7をマスクにして高濃度の不純物イオンを各々基板垂直方向からイオン注入し、図2(a)に示すソース9、ドレイン、10を各々形成する。2程度に設定している。2程度に設定している。Drain)構造が完成する。前述したように、バラツキの小さい熱酸化膜7をマスクにして電界緩和層8及びソース9、ドレイン10を形成しているため、電界緩和層8やソース9、ドレイン10の形成位置のバラツキを少なくすることができる。RIE法による異方性エッチングを行い、第2の側壁膜となる側壁酸化膜(堆積絶縁膜)11を形成すると共に、ゲート電極6及びソース9、ドレイン10を露出させる。10.このとき、先に形成された熱酸化膜7、ゲート電極6側面部はシリコン基板1に略垂直になっているため、形成された側壁酸化膜11は勾配が急峻な三角形状になる。triangular.【0031】〔図2(c)に示す工程〕この後、チタンシリサイド化工程を行う。1それぞれウェハ全面に堆積する。(TiSi膜)6a、9a、10aを形成する。2の変態抑制等の観点から700°C以下の比較的低温に設定される。temperature.【0032】そして、アンモニア・過酸化水素水の混合液で選択エッチングを行い、チタン膜51及び窒化チタン膜52のうちシリサイド化反応を起こさなかった部分を除去する。9a、10aのみが残る。これにより、サリサイド構造が完成する。Siの露出表面にTi膜が堆積する前に多少自然酸化膜が形成されていても、該自然酸化膜はシリサイド反応時に還元されるため、シリサイド反応を阻害することはない。reaction.【0033】なお、側壁酸化膜11の勾配が急峻であるため、側壁酸化膜11の表面にはチタン膜等が堆積しにくい。このため、側壁酸化膜11表面に堆積されたチタン膜等の膜厚は薄く、容易にエッチング除去することができる。図3に示すサリサイド構造を完成させた後、850°C程度で2度目の短時間熱処理を行い、チタンシリサイド膜6a、9a、10aを低抵抗化する。10a.また、図示しないが、この後層間絶縁膜やバリアメタル、アルミ配線をパターニング形成して、サリサイド構造を有するPMOS、NMOSトランジスタを形成した半導体装置が完成する。2の結合が破壊されない。damaged,側壁酸化膜11上にチタンシリサイド膜が形成されない。このため、側壁酸化膜11上にチタンシリサイド膜が残らない。従って、ゲート電極6とソース9、ドレイン10を電気的に完全に分離することができる。10.【0035】さらに、上述したように電界緩和層8とソース9、ドレイン10の形成位置のバラツキを小さくすることができるため、リーク特性のバラツキ等を少なくすることができる。次に、図4(a)、(b)にサリサイド構造を有するMOSトランジスタの断面図を示す。6に対する位置もバラツキは無視できる。その上、側壁酸化膜11はソース9、ドレイン10を形成した後に配置するため、ソース9、ドレイン10は側壁酸化膜11と熱酸化膜7の境界よりゲート側の下層部に完全にもぐり込んだ形となっている。11の厚さ以上の間隔Lをもって形成される。L.【0036】一方、図4(b)の従来例のように、ゲート側壁酸化膜11をサリサイド工程時のマスク、ソース9、ドレイン10形成時のマスクとして使う場合、ソース9、ドレイン10のチャネル側端部Tとシリサイド膜端部との間隔lは小さく、側壁酸化膜11の幅より小さくなっている。シリサイド膜は形成される際に、ゲート酸化膜5と各ウェル層(基板)2、3との界面間を横方向に拡散していく可能性があるが、図4(b)に示すように間隔lが小さくなると、横方向拡散によってチタンシリサイド膜9a、10aがチャネル領域まで届いてしまい、リーク特性を悪化させるという問題がある。これは素子の微細化により、ソース、ドレインの拡散深さがより浅くなる場合、特に顕著となる。noticeable.【0037】しかし、図4(a)に示すように、ソース9、ドレイン10表面のチタンシリサイド膜とソース9、ドレイン10のチャネル領域側端部Tが側壁酸化膜11の厚さ以上の間隔をもって形成されるため、側壁膜の厚さを厚めに調節することにより、仮にチタンシリサイド膜9a、10aの横方向拡散をしたとしてもチャネル領域まで届かないようにすることができる。9,ドレイン10のチャネル領域側端部Tとシリサイド端部位置を各々独立して制御できれば、チタンシリサイド膜9a、10aの横方向拡散に基づくリークに対しても優位であるといえる。(第2実施形態)図5(a)〜(c)に示す手順図に基づき、本実施形態におけるMOSトランジスタの製造工程手順を説明する。2(a)〜(c)及び図3に示す工程を経て、ゲート電極6及びソース9、ドレイン10表面にチタンシリサイド膜6a、9a、10aを形成してサリサイド構造を完成させる。その後、図5(a)〜(c)に示す工程を行う。以下、図5(a)〜(c)に示すMOSトランジスタの製造手順図に基づき説明する。NMOSトランジスタ領域B側に選択的にリン等のN型不純物イオンを注入してソース9、ドレイン10の内側にコンタクト抵抗低減層12を形成する。2程度のイオン注入条件を設定している。PMOSトランジスタ領域A側のフォトレジスト13を除去したのち前述と同様にNMOSトランジスタ領域B側をフォトレジスト14で覆い、PMOSトランジスタ領域A側に選択的にボロン等のP型不純物イオンを注入してコンタクト抵抗低減層12を形成する。2程度のイオン注入条件を設定している。これらの処理により、PMOSトランジスタ領域A及びNMOSトランジスタ領域Bにそれぞれコンタクト抵抗低減層12が形成される。NMOSトランジスタB側のフォトレジスト14を除去したのち第1実施形態に示したシリサイド膜の低抵抗化のための2度目の熱処理(850°C程度)を行い、チタンシリサイド膜6a、9a、10aの低抵抗化と共に注入した不純物イオンを活性化して、サリサイド構造が完成する。completed.【0042】ところで、サリサイド工程後に注入されたイオンの活性化に必要な高温の熱処理を行うと、チタンシリサイド膜が凝集してしまうという問題がある。上述したようにコンタクト抵抗低減層12を2度目の熱処理の前に形成し、この不純物の活性化を2度目の熱処理の際に同時に行っているため、チタンシリサイドの凝集を防止することができる。9,ドレイン10・コンタクト抵抗低減層12の3種類の濃度の不純物層がシリコン基板1の面方向に順次オフセットされた状態で形成される。6に整合性よく形成する必要のある電界緩和層8、ソース9、ドレイン10は、その拡散深さのシャロー化が余儀なく求められている。10内での直列抵抗を低減するために追加のイオン注入の必要性が求められているが、上述のように、本実施形態によればコンタクト抵抗低減層12を自己整合的かつソース9、ドレイン10のチャネル領域側端部Tからオフセット配置することが可能となる。the.【0045】(第3実施形態)第2実施形態では、チタンシリサイド膜6a、9a、10aを形成した後にコンタクト抵抗低減層12を形成しているが、本実施形態においてはチタンシリサイド膜6a、9a、10aを形成する前にコンタクト抵抗低減層12を形成する。以下、図6、図7に示すMOSトランジスタの製造手順図に基づき説明する。〔図6(a)に示す工程〕先ず、PMOSトランジスタ領域A側をフォトレジスト15で覆い、NMOSトランジスタ領域B側に選択的にリン等のN型不純物イオンを注入してコンタクト抵抗低減層12を形成する。この時のイオン注入条件は、上述した第2実施形態と同様の条件である。PMOSトランジスタ領域A側のフォトレジスト15を除去したのち前述と同様にNMOSトランジスタ領域B側をフォトレジスト16で覆い、PMOSトランジスタ領域A側に選択的にボロン等のP型不純物イオンを注入してコンタクト抵抗低減層12を形成する。この時のイオン注入条件は、上述した第2実施形態と同様の条件である。NMOSトランジスタ領域B側のフォトレジスト16を除去する。この後上述した図2(c)、図3に示すサリサイド化工程と同様にして、Ti膜61及びTiN膜62を堆積する。TiN/Tiを除去することによってサリサイド構造を完成させる。このサリサイド工程中における熱処理及びその後の低抵抗化熱処理によって注入された不純物イオンは活性化される。activated.【0049】これにより第2実施形態と同様の効果を得ることができる。本第3実施形態は、次のように変形実施するとができる。第3実施形態の要点は、サリサイド工程前にコンタクト抵抗低減層12を配置することにある。(b)6を除去した直後に、活性化アニールを行うようにしてもよい。この場合も上記と同様の効果が得られる。第3実施形態では側壁酸化膜11形成後にコンタクト抵抗低減層12の形成のためのイオン注入工程がある。従って、側壁酸化膜11上へのシリサイド残渣の防止のため、CVD法等により追加の側壁配置を行うようにしてもよい。like.【0050】(他の実施形態)第1〜第3実施形態においては、PMOSトランジスタ領域AとNMOSトランジスタ領域Bそれぞれを別々に所定のフォトレジストで覆って、不純物層となる電界緩和層8やソース9、ドレイン10若しくはコンタクト抵抗低減層12を形成しているが、上記フォトレジストを何れか一方の領域にのみ形成することによりこれらを形成することもできる。PMOSトランジスタ領域AにもN型不純物を注入する。この後NMOSトランジスタ領域Bをフォトレジストで覆い、PMOSトランジスタ領域AにP型不純物を注入する。N型不純物が相殺されるが、P型不純物のドーズ量を多くすることによりキャリア濃度を調節して、実質的にP型不純物層が形成された状態にすることができる。これにより、工程数を少なくすることができる。10を形成しても良い。10を形成した後、側壁酸化膜11を配置し、上述したサリサイド工程を実施してサリサイド構造を有する半導体装置を形成することもできる。first〜第3実施形態で示したように、熱酸化膜7をマスクにすることが望ましい。mask.【0053】また、第1〜第3実施形態においてはシリサイド材料としてTiN/Ti膜を用いているが、チタン単層膜を用いてもよい。metal,コバルトやニッケルを用いてもよい。CVD等を堆積させ、堆積したSiNx等を異方性エッチングして側壁酸化膜11を形成してもよい。DRAWINGS【図1】第1実施形態におけるMOSトランジスタの製造工程を示す手順図である。embodiment.【図2】図1に続く、MOSトランジスタの製造工程を示す手順図である。transistor.【図3】図2に続く、MOSトランジスタの製造工程を示す手順図である。transistor.【図4】サリサイド構造を有するMOSトランジスタの断面図である。structure.【図5】第2実施形態におけるMOSトランジスタの製造工程を示す手順図である。embodiment.【図6】第3実施形態におけるMOSトランジスタの製造工程を示す手順図である。embodiment.【図7】図6に続く、MOSトランジスタの製造工程を示す手順図である。...PMOSトランジスタ領域、B...PMOSトランジスタ領域、T...端部。有することを特徴とするMISトランジスタの製造方法。MISトランジスタの製造方法。前記金属シリサイド膜(6a、9a、10a)を低抵抗化する工程にて、前記不純物層(12)を活性化させることを特徴とする請求項1に記載のMISトランジスタの製造方法。前記熱酸化膜(7)をマスクにして斜めイオン注入を行い電界緩和層(8)を形成する工程を有することを特徴とする請求項1乃至3のいずれか1つに記載のMISトランジスタの製造方法。前記堆積絶縁膜(11)をマスクにして、前記ソース(9)、ドレイン(10)の表面に形成された第1の金属シリサイド膜(9a、10a)とを備えたことを特徴とするMISトランジスタ。前記ゲート電極(6)の表面には、前記堆積絶縁膜(11)をマスクにして形成された第2の金属シリサイド膜(6a)が備えられていることを特徴とする請求項5に記載のMISトランジスタ。前記ソース(9)、ドレイン(10)のチャネル領域側に、前記熱酸化膜(7)をマスクにして形成された電界緩和層(8)が備えられていることを特徴とする請求項5又は6に記載のMISトランジスタ。providedのいずれか1つに記載のMISトランジスタ。a)トランジスタの製造方法。有することを特徴とするMISトランジスタの製造方法。前記金属シリサイド膜(9a、10a)を低抵抗化すると共に、前記不純物層(12)を活性化させる工程を有することを特徴とする請求項10に記載のMISトランジスタの製造方法。前記金属シリサイド膜(9a、10a)を低抵抗化する工程にて、前記不純物層(12)を活性化させることを特徴とする請求項10又は11に記載のMISトランジスタの製造方法。前記熱酸化膜(7)をマスクにして斜めイオン注入を行い電界緩和層(8)を形成する工程を有することを特徴とする請求項10乃至12のいずれか1つに記載のMISトランジスタの製造方法。