ハードウェアの気になるあれこれスマートフォン用の表示で見るハードウェアの気になるあれこれ技術的に興味のあることを調べて書いてくブログ。Chip環境の仕組み解析メモの垂れ流し記事。前回のgenerateFirrtlで実際にChiselのモジュールとして回路化されるTestHarnessを見ていく。Chip環境の仕組み解析メモの垂れ流し記事。前回見ていったGeneratorの中のgenerateFirrtlを見ていくのが良さそうだったので、今回からはそれを少しずつ見ていく。Chip環境の仕組み解析メモの垂れ流し記事。RTL生成時のざっくりした流れを追ったメモを元に少しだけ手直し。ChipのGeneratorのソースの解析メモ(1)2019-07-14Chiselのハードウェアを型のインスタンスに変換(chiselTypeOf)ChiselChiselのutil以下に存在するモジュールに自分のモジュールのIOを接続しようとした時に遭遇したエラーとその解決法であるchiselTypeOfについて簡単にまとめておく。Chiselのハードウェアを型のインスタンスに変換(chiselTypeOf)2019-07-10Mux内でVecの要素を選択しようとして遭遇したエラーについてChisel今日はとあるモジュールの実装中にVecの取り扱いで遭遇したエラーとその解決方法について簡単にまとめておく。Mux内でVecの要素を選択しようとして遭遇したエラーについて2019-07-09chisel3.utilに入ってるアービターの再調査(Arbiter/RRArbiter/LockingArbiter/LockingRRArbiter)Chisel今日はChiselのutilに入っているArbiterについてを再度調べてみたのでその内容をまとめようと思う。LockingArbiterの...chisel3.utilに入ってるアービターの再調査(Arbiter/RRArbiter/LockingArbiter/LockingRRArbiter)2019-07-08Chiselの便利なアノテーション@chiselNameを試してみたChisel今日はあるのは知ってたけど、まだ試せてなかったChiselの機能をやっと試せたのでその機能についてご紹介をば。効果をRTLで確認Chiselの便利なアノテーション@chiselNameを試してみた2019-07-07Chiselのutil.Queueの使い方の再確認Chisel今日はChiselのutilに入っているQueueについてを再度調べてみたのでその内容をまとめようと思う。IDAE上に環境を構築してデバッガ使ってトレースをするための環境を整えていきます。Chipの解析を進めています。Chipのコード読み進めた際のメモを垂れ流しにしていくつもりです。前回の終わりに書いたとおり、Chiselのテストの仕組みについてを解説します。言いながら、I/O以外の例も示そうと思います。前回までの記事でChiselの基本的な要素についての解説を一通り終えました。今回からはChiselを使って論理回路を設計する際のメリットである回路のパラメタライズについての基本的な部分を紹介していきます。Verilog-HDL前回の続きでChiselの文法入門編その5。5回目はChiselの制御構文についてです。Verilog-HDL前回の続きでChiselの文法入門編その4。4回目はChiselの各演算子について。Verilog-HDL前回の続きでChiselの文法入門編その3。前回の冒頭に書いたChiselにおける3つ目の要素であるChiselのハードウェアの要素について見ていきます。自分の理解ではChiselでハードウェアを実装する場合に、以下の3つの要素についての区別を理解する必要があると思っています。入門編〜その1:モジュールの定義とエラボレート〜Chisel前回はGW中に作ったRISC-Vの紹介をしてみましたが、その記事ではそのRISC-Vプロセッサの概要と作った所感についてをまとめただけでした。最初の目標としていたのがこの取り組みだったため、ひとまず最初の目標は達成したというところ言う感じです。Zynq今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。Verilog-HDL今回もChiselのMemについての話。元ネタは自分の以下のツイート。Verilog-HDL令和になって最初の投稿。ほんとは昨日上げたかったんだけど。前回の記事の終わりに以下のようなこと書いた。Verilog-HDL今日は昨日の続き。昨日はBundleをRegInitに渡すときにBundle内の各フィールドを任意の値で初期化する方法について考えた。目的の処理は出来ることは分かったのだが、記述がイマイチなので今日はそれを少し整えてみようと思う。Verilog-HDL以前にBunldeで構造化したデータを使ってレジスタをインスタンスする方法を紹介したのだがその記事を書いたときにもう一つコレ出来たらいいなっと思いながら出来なかったことがあった。それは”Bundleを使ってレジスタ郡を作る際に、各フィールド毎に任意の...ChiselのBundleをRegInitに渡すときに各フィールドを任意の値で初期化する方法(1)2019-04-21Chiselのメモリにファイルのデータをロードする方法Chisel今回もChiselのTips的なやつでChiselのメモリにファイルのデータをロードする方法についてを紹介する。Scala今日はChiselのテストの時にTips的なやつを。ChiselFlatSpecを使って作ったテストクラス内の各テストは通常、実装した順に逐次実行される。型クラスと使うジェネリクス型Chisel今日は久しぶりにChisel-Bootcamp。前回のChisel-Bootcampの学習ではジェネリクス型について学んだ。今回はModule3.6の残りの部分を見ていく。エラーが出たりするので、そのへんは追って調査する事にして飛ばしていく。ブログを報告するスターをつけました引用をストックしましたストック一覧を見る閉じる引用するにはまずログインしてくださいログイン閉じる引用をストックできませんでした。再度お試しください閉じる限定公開記事のため引用できません。