伴い、これらに使用される半導体パッケージや、それを実装するマザー基板やモジュール基板に関しても更なる小型化、高密度化が進んでいる。これらは、携帯電話をはじめPCやDSC、ゲーム機、カーエレクトロニクス部品などに牽引されている。中でも、半導体パッケージ用途に代表されるビルドアップ基板では、更なる高精細化に対応すべく層間をスタックドビアで接続する工法の開発が急ピッチで行われている。ビアフィリングめっきが本格的に始まった2000年頃に比べ、基板のスペックは飛躍的に向上している。予想に反しビアホールのサイズは接続信頼性の観点から、それほど変化はしていない。70~130μmφ/40~60μmd程度である。その一方で、劇的に変化したのは配線幅である。セミアディティブ工法となるパターン基板におけるライン&スペース(以下L/S)は、10μm/10μm~20μm/20μmにまでシュリンクしてきている。これに伴い、ビアフィリングめっきに求められる特性も、フィリング特性に加え、面内均一性への要求も、より高いものになってきている。フリップチップ実装に代表される微細配線基板では、図1に示すような均一性の悪い析出が起こりやすい。IVプロセスを開発した。これは、直流電源を用いたビアフィリング特性と、面内均一特性の両性能に優れたプロセスである。パターン基板は勿論のこと、スルーホールの混在するパネル基板にも適応できる。添加剤は2液により構成され、建浴から補給までを行える上に、電気化学測定(CVS)により簡便に精度の高い数値管理も可能としている。前報ではアノード種において『不溶解アノードを推奨』としてきたが、鋭意検討の結果、本報では『含リン銅アノードにも対応』することが可能になったことを報告する。IVプロセスは、ビアフィリング特性と均一電着性の両性能を兼ね備えたプロセスである。パターン基板は勿論のこと、スルーホールが混在するパネル基板にも適応する。本プロセスの添加剤は、当社従来プロセス同様に2液により構成され、これらで建浴から補給まで行える。添加剤成分は、電気化学分析(CVS)により数値管理が可能である。含リン銅アノード使用の際に用いる補助添加剤の分析は別途確立している。めっき条件の管理範囲が広く、安定した性能が得られる。定期的なカートリッジ活性炭処理による浴の浄化が可能である。可溶性・不溶性の両アノードに適応している。IVプロセスは、ビアフィリング特性と均一電着性の両性能を兼ね備えたプロセスである。パターン基板は勿論のこと、スルーホールが混在するパネル基板にも適応する。本プロセスの添加剤は、当社従来プロセス同様に2液により構成され、これらで建浴から補給まで行える。添加剤成分は、電気化学分析(CVS)により数値管理が可能である。含リン銅アノード使用の際に用いる補助添加剤の分析は別途確立している。めっき条件の管理範囲が広く、安定した性能が得られる。定期的なカートリッジ活性炭処理による浴の浄化が可能である。可溶性・不溶性の両アノードに適応している。標準組成として下記を推奨する。硫酸銅5水塩(g/L):硫酸(g/L):塩素(mg/L)=150:150:30表1に浴組成を示す。標準組成として下記を推奨する。して、表2の内容を推奨する。標準作業条件として、表2の内容を推奨する。IV-Cは、可溶性アノードを用いる場合のアノード(ブラックフィルム)安定剤である。IV-C併用時のフィリング安定性を示す。200AH/Lを超えても良好なフィリング性を維持した。IV-Cは、可溶性アノードを用いる場合のアノード(ブラックフィルム)安定剤である。IV-C併用時のフィリング安定性を示す。200AH/Lを超えても良好なフィリング性を維持した。IV-C併用時のめっき膜物性の推移を示す。(伸び率はJIS-Z2241に準じた試験片幅10mmで測定)いずれの結果も、実績のあるハイスロー浴皮膜と同等の数値であった。IV-C併用時のめっき膜物性の推移を示す。(伸び率はJIS-Z2241に準じた試験片幅10mmで測定)いずれの結果も、実績のあるハイスロー浴皮膜と同等の数値であった。IV-Cは、本来は相反する性能であるビアフィリング特性と均一電着特性の両性能を兼ね備えたプロセスである。故に微細配線を有するパターン基板にも、スルーホールの混在するパネル基板にも対応可能である。具体的に対象とするビアホールサイズとL/Sをまとめ、下記の表3に類似プロセスであるVFIおよびVFIIと共に示す。IV-Cは、本来は相反する性能であるビアフィリング特性と均一電着特性の両性能を兼ね備えたプロセスである。故に微細配線を有するパターン基板にも、スルーホールの混在するパネル基板にも対応可能である。具体的に対象とするビアホールサイズとL/Sをまとめ、下記の表3に類似プロセスであるVFIおよびVFIIと共に示す。おわりに半導体パッケージ基板の製造工法には、SAPと称されるセミアディティブ法が用いられてきた(例えばL/S=~20μm/20μm)。配線の微細化およびそれに伴う樹脂素材の平滑化が、めっき配線と平滑樹脂との密着性低下を招き、接続信頼性の観点からは逆行しはじめている。そんな中、2008年初めにトレンチフィルという工法が提案された。この方法は、樹脂素材に予め溝(トレンチ)を作製しておき、その中に銅配線をめっきで埋め込んでいく技術である。この方法なら、配線が微細化しても密着への影響は少ない。2008年後半に見舞われた世界同時不況の影響から、再びSAP工法での微細化検討(例えばL/S=~8μm/8μm)がはじめられている。国内外においては、硫酸銅ビアフィリングめっきの本格量産が始まっている。電子機器の発展に伴い、この需要は海外を中心に更に増えてくるものと予想される。今後も皆様のご支援を賜りながら、少しでもお役に立てる先端技術を提供していきたい所存です。