相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。pFETとを含み、そのそれぞれが、高K層の上の金属層を有するゲート・スタックを含む。pFETのうちの1つまたは複数のしきい値電圧に対してロジックnFETのしきい値電圧をシフトするようにさらに構成される。図7Description本発明は、集積回路に関し、詳細には、相互に異なるしきい値電圧要件を有する集積回路内の複数のトランジスタを結合するための技法に関する。集積回路は一般に、相互に組み合わせた多種多様なトランジスタ・タイプを含む。transistor)と組み合わせて使用される。異なるトランジスタの集積化に関連する難題として、それぞれのタイプのトランジスタは一般に、他のタイプのトランジスタが必要とするものとは異なるしきい値電圧(Vt)を必要とする。SRAMトランジスタとロジック・トランジスタを結合する集積回路構成では、SRAMトランジスタは典型的に、ロジック・トランジスタのVtより高いVtを必要とする。このVtの差は、ロジック・トランジスタと比べると、SRAMトランジスタの方が電力要件が比較的低いためである。従来の設計では、このような異なるVt要件に対してドーピングで対処している。具体的には、余分なドーピング・ステップを実行して、ロジック・トランジスタに対してSRAMトランジスタのVtを変更し、逆もまた同様である。この手法には注目すべき欠点がある。トランジスタのVtはドーピングによって決定されるので、一貫したVtを達成するためにあるデバイスと他のデバイスのドーピングが一貫したものでなければならない。ドーパントの変動は、生産したかなりの数のデバイスで発生する可能性があり、その結果、トランジスタのばらつきが発生する。トランジスタのばらつきの結果、デバイスのばらつきが発生し、そのため、デバイスのパフォーマンスに影響する。デバイスのフィーチャ・サイズをスケーリングするにつれて、ドーパントの変動ならびにデバイスのばらつきの影響はさらに顕著なものになる。米国特許出願第2006/0244035号したがって、異なるVt要件を有する複数のトランジスタを結合するための改良された技法が望ましい。本発明は、相互に異なるしきい値電圧(Vt)要件を有する複数のトランジスタを結合するための技法を提供する。本発明の一態様では、半導体デバイスが提供される。pFETのそれぞれは、高K層の上の金属層を有するゲート・スタックを含む。pFETのうちの1つまたは複数のVtに対してロジックnFETのVtをシフトするようにさらに構成される。本発明の他の態様では、半導体デバイスを形成する方法が提供される。この方法は以下の諸ステップを含む。pFET領域とを有する基板を用意する。ロジックpFET領域内に結晶性シリコン・ゲルマニウムを選択的に形成する。dielectric)を成長させる。界面層誘電体の上に高K層を付着させる。界面層誘電体とは反対側の高K層の上のロジックnFET領域内にキャッピング層を形成する。pFET領域内の高K層の上に金属層を付着させる。pFETゲート・スタックを形成する。他の態様から見ると、本発明は半導体デバイスを形成するための他の一実施形態を提供する。この方法は以下の諸ステップを含む。pFET領域とを有する基板を用意する。pFET領域の上に界面層誘電体を成長させる。界面層誘電体の上に高K層を付着させる。pFET領域内にキャッピング層を形成する。nFET領域およびロジックpFET領域内の高K層の上に金属層を付着させる。nFETゲート・スタックおよびロジックpFET領域の上にロジックpFETゲート・スタックを形成する。この方法は以下の諸ステップをさらに含むことができる。layer)を付着させる。pFET領域を酸化させる。layer)を付着させる。以下の詳細な説明ならびに図面を参照することにより、本発明ならびに本発明の追加の特徴および利点をより完全に理解することができる。次に、添付図面に関連して、一例としてのみ、本発明の諸実施形態について説明する。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態により集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。本発明の一実施形態によりキャッピング層を含む高K/金属ゲート・スタックを有するnチャネル金属酸化物半導体キャパシタ(nMOSCAP)内のフラット・バンド電圧(Vfb)シフトを示すグラフである。図1〜図7は、集積スタティック・ランダム・アクセス・メモリ(SRAM)−ロジック半導体デバイスを形成するための模範的な方法を示す断面図である。このデバイスは、たとえば、複数のSRAMおよびロジック・トランジスタを有する集積回路を含むことができる。集積SRAM−ロジック・デバイスの場合、ロジック・トランジスタのしきい値電圧(Vt)に比べてSRAMトランジスタのVtを正確かつ一貫して変更できることが望ましい。SRAMトランジスタは、ロジック・トランジスタより高いVtを必要とする可能性がある。以下に詳細に説明するように、本発明の技法は、高K/金属ゲート・スタックを有するトランジスタを伴う。ゲート・スタックのうちの1つまたは複数でキャッピング層を選択的に使用することができるか、または対応するトランジスタ(複数も可)のVtを変更するために結晶性シリコン・ゲルマニウム(cSiGe)を選択的に成長させることができるか、あるいはその両方が可能である。図1に示されているように、基板104を用意する。基板104は、シリコン・オン・インシュレータ(SOI)基板またはバルク・シリコン(Si)基板を含むことができる。模範的な一実施形態によれば、基板104は、絶縁体(二酸化シリコン(SiO2)など)の上にSi層を有するSOI基板を含み、Si層は約5ナノメートル(nm)〜約100nmの厚さを有する。基板104には、SRAMおよびロジック両方のnチャネル電界効果トランジスタ(nFET)領域とpチャネル電界効果トランジスタ(pFET)領域が画定されている。pFET領域112を含む。nFET領域108のそれぞれは、Siを含み、p型ドーパントでドーピングされる。pFET領域112のそれぞれもSiを含み、n型ドーパントでドーピングされる。pFET領域112のそれぞれにcSiGeが形成される。pFET領域112内のcSiGeは、低減したゲルマニウム(Ge)比(fraction)を有することになる。pFET領域112内のcSiGeは、約30パーセント(%)未満、好ましくは約15%〜約25%のGe比を有することができる。比較すると、ロジックpFET領域110内のcSiGeは、約30%〜約40%のGe比を有することができる。cSiGeの成長中に、Geの量を調整するためのプロセスは、当業者には既知のものであり、このため、本明細書ではこれ以上説明しない。nFET領域108の上にハードマスク114を形成する。pFET領域112内にcSiGe113および115を選択的に形成し、すなわち、成長させる。pFET領域112は、たとえば、ロジックpFET領域110と比べると、低減したGe比を有する。pFET領域112内にcSiGeを形成する。pFET領域112の上に第2のマスク(図示せず)を置き、ロジックpFET領域110内にcSiGeを形成する。次に、第2のマスクを除去する。この2ステップ・マスキング・プロセスは、ハードマスク114を所定の位置に置いて実行する。pFET領域112内に形成するという順序で実行することができる。図2に示されているように、ハードマスク114を剥離する。模範的な一実施形態によれば、ウェット・ケミカル・エッチングを使用してハードマスク114を剥離する。図3に示されているように、nFET/pFET領域の上に界面層(IL)誘電体116を成長させる。模範的な一実施形態によれば、IL誘電体116はSiO2を含む。次に、IL誘電体116内に(たとえば、窒化、熱窒化、またはプラズマ酸化とそれに続く窒化、あるいはこれらの組み合わせにより)窒素を取り入れる。次に、nFET/pFET領域とは反対側のIL誘電体116の上に高K層118を付着させる。模範的な一実施形態によれば、高K層118は、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、ケイ酸ハフニウム(HfSiO2)、窒化ケイ酸ハフニウム(HfSiON)、酸化タンタル(Ta2O5)、酸化チタン(TiO2)、酸化アルミニウム(Al2O3)、および上記の高K物質のうちの少なくとも1つを含む混合物のうちの1つまたは複数を含む。IL誘電体116とは反対側の高K層118の上にキャッピング層120を付着させる。模範的な一実施形態によれば、キャッピング層120は、酸化ランタン(La2O3)、酸化マグネシウム(MgO)、2A族および3B族元素の酸化物、ならびに2A族および3B族元素の窒化物のうちの1つまたは複数を含む。CMOS」という名称でBojarczuk他によって出願された米国特許出願第2006/0244035号に記載されている。以下に説明するように、完成したデバイスでは、キャッピング層120は、nFET内で約300ミリボルト(mV)〜約350mVのVtシフトを可能にすることができる。低減したGe比のcSiGeは、pFET内で約200mV〜約350mVのVtシフトを可能にすることができる。図4に示されているように、ロジックnFET領域106の上のフォトレジスト124にパターン形成する。pFET領域112の上からキャッピング層120を選択的に除去、すなわち、剥離する。pFET領域112の上からキャッピング層120を選択的に除去する。高K層118がHfO2(上述の通り)を含み、キャッピング層120がLa2O3(上述の通り)を含む場合、HfO2層からLa2O3層を除去するためにHClが選択されるであろう。種々のキャッピング層の組成の場合、キャッピング層を選択的に除去するためにその他の適切な化学現象を使用することができる。図5に示されているように、フォトレジスト124を除去し、ロジックnFET領域の上に形成されたキャッピング層、すなわち、ロジックnFET領域106の上のキャッピング層121の残りの部分を曝露する。図6に示されているように、キャッピング層121/高K層118の上に金属層126を付着させる。模範的な一実施形態によれば、金属層126は、窒化チタン(TiN)、窒化タンタル(TaN)、窒化タンタルアルミニウム(TaAlN)、窒化チタンアルミニウム(TiAlN)、および炭化タンタル(TaCまたはTa2C)のうちの1つまたは複数を含む。次に、キャッピング層121/高K層118とは反対側の金属層126の上にSi層128を付着させる。模範的な一実施形態によれば、Si層128はポリシリコン(ポリSi)またはアモルファスSiあるいはその両方を含み、その最も厚いところで約1000オングストローム(Å)の厚さまでSi層128を付着させる。技術次第で、Si層128の厚さはその最も厚いところで約500Å〜約1000Åの間を変動する可能性がある。図7に示されているように、次に、様々な層を貫通する反応性イオンエッチング(RIE)を実行して、nFET領域およびpFET領域のそれぞれの上に個々のゲート・スタックを画定する。ロジックnFET領域106の上にゲート・スタック130を画定する。ゲート・スタック130は、IL誘電体116a(IL誘電体116から形成される)、IL誘電体116aの上の高K層118a(高K層118から形成される)、IL誘電体116aとは反対側の高K層118aの上のキャッピング層121a(キャッピング層121から形成される)、高K層118aとは反対側のキャッピング層121aの上の金属層126a(金属層126から形成される)、およびキャッピング層121aとは反対側の金属層126aの上のSi層128a(Si層128から形成される)を含む。nFET領域108の上にゲート・スタック132を画定する。ゲート・スタック132は、IL誘電体116b(IL誘電体116から形成される)、IL誘電体116bの上の高K層118b(高K層118から形成される)、IL誘電体116bとは反対側の高K層118bの上の金属層126b(金属層126から形成される)、および高K層118bとは反対側の金属層126bの上のSi層128b(Si層128から形成される)を含む。ロジックpFET領域110の上にゲート・スタック134を画定する。ゲート・スタック134は、IL誘電体116c(IL誘電体116から形成される)、IL誘電体116cの上の高K層118c(高K層118から形成される)、IL誘電体116cとは反対側の高K層118cの上の金属層126c(金属層126から形成される)、および高K層118cとは反対側の金属層126cの上のSi層128c(Si層128から形成される)を含む。pFET領域112の上にゲート・スタック136を画定する。ゲート・スタック136は、IL誘電体116d(IL誘電体116から形成される)、IL誘電体116dの上の高K層118d(高K層118から形成される)、IL誘電体116dとは反対側の高K層118dの上の金属層126d(金属層126から形成される)、および高K層118dとは反対側の金属層126dの上のSi層128d(Si層128から形成される)を含む。次に、標準的なプロセスを実行して、ゲート・スタックの両側にソース領域とドレイン領域を形成することができる。必要に応じて、ゲート・スタックの周りに酸化物または窒化物あるいはその両方のスペーサを形成することもできる。図1〜図7に示され、上記で説明した諸ステップを実行した結果として、ゲート・スタック130内にのみキャッピング層が存在することになる。このため、対応するロジックnFETはバンド・エッジでVtを有することになる。キャッピング層は、種々のプロセスの組み合わせによりロジックnFETのVtをシフトする。vacancy)による可能性があり、ランタンハフニウム(LaHf)の負の有効電荷を補償するために必要であり、b)HfO2内にランタン(La)またはマグネシウム(Mg)のような電気陽性度の高い不純物が存在すると、その結果、双極子が発生し、それによってVtがより負にシフトする可能性があり(ゲート・スタックの全域でLa組成の非対称分布が存在する限り、このような双極子が形成される)、c)LaまたはMgがIL誘電体(たとえば、SiO2)と相互作用すると、その結果、a)およびb)のメカニズムの組み合わせにより負のVtシフトが発生する可能性がある。nFETは、そのゲート・スタック、すなわち、ゲート・スタック132内にキャッピング層を含まず、ロジックnFETのVtより約200mV高いVtを有することになる。pFETもそのゲート・スタック内にキャッピング層を含まず、Vtは期待通りである(すなわち、pFETバンド・エッジまたはその付近になる)。pFET内で約200mV〜約350mVの正のVtシフトを可能にする。したがって、Vtをシフトするための低減したGe比のcSiGeの使用は、Vtをシフトするためのキャッピング層の使用とは無関係に機能する。一般に、低減したGe比のcSiGeの使用は正のVtシフトを可能にし、キャッピング層の使用は負のVtシフトを可能にする。上述の技法は、関係のあるマスキング・ステップの数を最小限にするので有益であり、生産時間およびコストを低減するために好都合である。その他の技法を使用することもできる。異なるマスキング・プロセスを使用して、同じゲート・スタック構成を入手することができる。具体的には、図3に示されているステップに関連して、高K層の上に、キャッピング層ではなく金属層、たとえば、TiN層を付着させる。pFET領域の上の金属層を覆うためにマスクにパターン形成し、ロジックnFET領域の上から金属層を選択的に除去できるようにする。ロジックnFET領域の上からの金属層の除去に続いて、マスクも除去する。次に、金属層/高K層の上にキャッピング層を付着させ、続いてキャッピング層の上に第2の金属層、たとえば、第2のTiN層を付着させる。pFET領域の上から第2のTiN層およびキャッピング層を選択的に除去できるようにする。pFET領域の上からの第2のTiN層およびキャッピング層の除去に続いて、マスクも除去する。これ以降、プロセスの残りの部分は、図6〜図7に示されているもの(上述の通り)と同じである。図8〜図14は、集積SRAM−ロジック半導体デバイスを形成するための他の模範的な方法を示す断面図である。このデバイスは、たとえば、複数のSRAMおよびロジック・トランジスタを有する集積回路を含むことができる。図8に示されているように、基板204を用意する。基板204は、SOI基板またはバルクSi基板を含むことができる。模範的な一実施形態によれば、基板204は、絶縁体(SiO2など)の上にSi層を有するSOI基板を含み、Si層は約5nm〜約100nmの厚さを有する。基板204には、SRAMおよびロジック両方のnFET領域とpFET領域が画定されている。pFET領域212を含む。nFET領域208のそれぞれは、Siを含み、p型ドーパントでドーピングされる。pFET領域212のそれぞれもSiを含み、n型ドーパントでドーピングされる。pFET領域212のそれぞれにcSiGeが形成される。nFET領域208の上にハードマスク214を形成する。pFET領域212内にcSiGe213および215を選択的に形成し、すなわち、成長させる。図9に示されているように、ハードマスク214を剥離する。模範的な一実施形態によれば、ウェット・ケミカル・エッチングを使用してハードマスク214を剥離する。図10に示されているように、nFET/pFET領域の上にIL誘電体216を成長させる。模範的な一実施形態によれば、IL誘電体216はSiO2を含む。次に、IL誘電体216内に(たとえば、窒化、熱窒化、またはプラズマ酸化とそれに続く窒化、あるいはこれらの組み合わせにより)窒素を取り入れる。次に、nFET/pFET領域とは反対側のIL誘電体216の上に高K層218を付着させる。模範的な一実施形態によれば、高K層218は、HfO2、ZrO2、HfSiO、HfSiON、Ta2O5、TiO2、Al2O3、および上記の高K物質のうちの少なくとも1つを含む混合物のうちの1つまたは複数を含む。IL誘電体216とは反対側の高K層218の上にキャッピング層220を付着させる。模範的な一実施形態によれば、キャッピング層220は、La2O3、MgO、2A族および3B族元素の酸化物、ならびに2A族および3B族元素の窒化物のうちの1つまたは複数を含む。pFET領域212の上のフォトレジスト224および225にパターン形成する。nFET領域208およびロジックpFET領域210の上からキャッピング層220を選択的に除去、すなわち、剥離する。nFET領域208およびロジックpFET領域210の上からキャッピング層220を選択的に除去する。pFET領域212の上のキャッピング層221および222の残りの部分を曝露する。図13に示されているように、高K層218/キャッピング層221/キャッピング層222の上に金属層226を付着させる。模範的な一実施形態によれば、金属層226は、TiN、TaN、TaAlN、TiAlN、TaC、およびTa2Cのうちの1つまたは複数を含む。次に、高K層218/キャッピング層221/キャッピング層222とは反対側の金属層226の上にSi層228を付着させる。模範的な一実施形態によれば、Si層228はポリSiまたはアモルファスSiあるいはその両方を含み、その最も厚いところで約1000Åの厚さまでSi層228を付着させる。技術次第で、Si層228の厚さはその最も厚いところで約500Å〜約1000Åの間を変動する可能性がある。図14に示されているように、次に、様々な層を貫通するRIEを実行して、nFET領域およびpFET領域のそれぞれの上に個々のゲート・スタックを画定する。ロジックnFET領域206の上にゲート・スタック230を画定する。ゲート・スタック230は、IL誘電体216a(IL誘電体216から形成される)、IL誘電体216aの上の高K層218a(高K層218から形成される)、IL誘電体216aとは反対側の高K層218aの上のキャッピング層221a(キャッピング層221から形成される)、高K層218aとは反対側のキャッピング層221aの上の金属層226a(金属層226から形成される)、およびキャッピング層221aとは反対側の金属層226aの上のSi層228a(Si層228から形成される)を含む。nFET領域208の上にゲート・スタック232を画定する。ゲート・スタック232は、IL誘電体216b(IL誘電体216から形成される)、IL誘電体216bの上の高K層218b(高K層218から形成される)、IL誘電体216bとは反対側の高K層218bの上の金属層226b(金属層226から形成される)、および高K層218bとは反対側の金属層226bの上のSi層228b(Si層228から形成される)を含む。ロジックpFET領域210の上にゲート・スタック234を画定する。ゲート・スタック234は、IL誘電体216c(IL誘電体216から形成される)、IL誘電体216cの上の高K層218c(高K層218から形成される)、IL誘電体216cとは反対側の高K層218cの上の金属層226c(金属層226から形成される)、および高K層218cとは反対側の金属層226cの上のSi層228c(Si層228から形成される)を含む。pFET領域212の上にゲート・スタック236を画定する。ゲート・スタック236は、IL誘電体216d(IL誘電体216から形成される)、IL誘電体216dの上の高K層218d(高K層218から形成される)、IL誘電体216dとは反対側の高K層218dの上のキャッピング層222d(キャッピング層222から形成される)、高K層218dとは反対側のキャッピング層222dの上の金属層226d(金属層226から形成される)、およびキャッピング層222dとは反対側の金属層226dの上のSi層228d(Si層228から形成される)を含む。次に、標準的なプロセスを実行して、ゲート・スタックの両側にソース領域とドレイン領域を形成することができる。必要に応じて、ゲート・スタックの周りに酸化物または窒化物あるいはその両方のスペーサを形成することもできる。図8〜図14に示され、上記で説明した諸ステップを実行した結果として、ゲート・スタック230および236内にキャッピング層が存在することになる。ゲート・スタック230内にキャッピング層を含むことにより、対応するロジックnFETはバンド・エッジでVtを有することになる。それに反して、ゲート・スタック234からキャッピング層を排除することにより、対応するロジックpFETもバンド・エッジでVtを有することになる。nFETは、そのゲート・スタック、すなわち、ゲート・スタック232内にキャッピング層を含まず、ロジックnFETのVtより約200mV高いVtを有することになる。pFETは、そのゲート・スタック、すなわち、ゲート・スタック236内にキャッピング層を有し、ロジックpFETのVtより約250mV高いVtを有することになる。上述の技法は、単一のマスキング・ステップのみを必要とするので有益であり、生産時間およびコストを低減するために好都合である。その他の技法を使用することもできる。2ステップ・マスキング・プロセスを使用して、同じゲート・スタック構成を入手することができる。具体的には、図10に示されているステップに関連して、高K層の上に、キャッピング層ではなく金属層、たとえば、TiN層を付着させる。pFET領域の上から金属層を選択的に除去できるようにする。pFET領域の上からの金属層の除去に続いて、マスクも除去する。次に、金属層/高K層の上にキャッピング層を付着させ、続いてキャッピング層の上に第2の金属層、たとえば、第2のTiN層を付着させる。nFET領域の上から第2のTiN層およびキャッピング層を選択的に除去できるようにする。nFET領域の上からの第2のTiN層およびキャッピング層の除去に続いて、マスクも除去する。これ以降、プロセスの残りの部分は、図13〜図14に示されているもの(上述の通り)と同じである。図15〜図21は、集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。このデバイスは、たとえば、複数のSRAMおよびロジック・トランジスタを有する集積回路を含むことができる。図15に示されているように、基板304を用意する。基板304は、SOI基板またはバルクSi基板を含むことができる。模範的な一実施形態によれば、基板304は、絶縁体(SiO2など)の上にSi層を有するSOI基板を含み、Si層は約5nm〜約100nmの厚さを有する。基板304には、SRAMおよびロジック両方のnFET領域とpFET領域が画定されている。pFET領域312を含む。nFET領域308のそれぞれは、Siを含み、p型ドーパントでドーピングされる。pFET領域312のそれぞれもSiを含み、n型ドーパントでドーピングされる。以下に説明するように、ロジックpFET領域310にcSiGeが形成される。pFET領域312の上にハードマスク313および314を形成する。pFET領域312をシールドするハードマスク314により、次に、ロジックpFET領域310内にcSiGe315を選択的に形成し、すなわち、成長させる。図16に示されているように、ハードマスク313および314を剥離する。模範的な一実施形態によれば、ウェット・ケミカル・エッチングを使用してハードマスク313および314を剥離する。図17に示されているように、nFET/pFET領域の上にIL誘電体316を成長させる。模範的な一実施形態によれば、IL誘電体316はSiO2を含む。次に、IL誘電体316内に(たとえば、窒化、熱窒化、またはプラズマ酸化とそれに続く窒化、あるいはこれらの組み合わせにより)窒素を取り入れる。次に、nFET/pFET領域とは反対側のIL誘電体316の上に高K層318を付着させる。模範的な一実施形態によれば、高K層318は、HfO2、ZrO2、HfSiO、HfSiON、Ta2O5、TiO2、Al2O3、および上記の高K物質のうちの少なくとも1つを含む混合物のうちの1つまたは複数を含む。IL誘電体316とは反対側の高K層318の上にキャッピング層320を付着させる。模範的な一実施形態によれば、キャッピング層320は、La2O3、MgO、2A族および3B族元素の酸化物、ならびに2A族および3B族元素の窒化物のうちの1つまたは複数を含む。図18に示されているように、ロジックnFET領域306の上のフォトレジスト324にパターン形成する。pFET領域312の上からキャッピング層320を選択的に除去、すなわち、剥離する。pFET領域312の上からキャッピング層320を選択的に除去する。図19に示されているように、フォトレジスト324を除去し、ロジックnFET領域の上に形成されたキャッピング層、すなわち、ロジックnFET領域306の上のキャッピング層321の残りの部分を曝露する。図20に示されているように、キャッピング層321/高K層318の上に金属層326を付着させる。模範的な一実施形態によれば、金属層326は、TiN、TaN、TaAlN、TiAlN、TaC、およびTa2Cのうちの1つまたは複数を含む。次に、キャッピング層321/高K層318とは反対側の金属層326の上にSi層328を付着させる。模範的な一実施形態によれば、Si層328はポリSiまたはアモルファスSiあるいはその両方を含み、その最も厚いところで約1000Åの厚さまでSi層328を付着させる。技術次第で、Si層328の厚さはその最も厚いところで約500Å〜約1000Åの間を変動する可能性がある。図21に示されているように、次に、様々な層を貫通するRIEを実行して、nFET領域およびpFET領域のそれぞれの上に個々のゲート・スタックを画定する。ロジックnFET領域306の上にゲート・スタック330を画定する。ゲート・スタック330は、IL誘電体316a(IL誘電体316から形成される)、IL誘電体316aの上の高K層318a(高K層318から形成される)、IL誘電体316aとは反対側の高K層318aの上のキャッピング層321a(キャッピング層321から形成される)、高K層318aとは反対側のキャッピング層321aの上の金属層326a(金属層326から形成される)、およびキャッピング層321aとは反対側の金属層326aの上のSi層328a(Si層328から形成される)を含む。nFET領域308の上にゲート・スタック332を画定する。ゲート・スタック332は、IL誘電体316b(IL誘電体316から形成される)、IL誘電体316bの上の高K層318b(高K層318から形成される)、IL誘電体316bとは反対側の高K層318bの上の金属層326b(金属層326から形成される)、および高K層318bとは反対側の金属層326bの上のSi層328b(Si層328から形成される)を含む。ロジックpFET領域310の上にゲート・スタック334を画定する。ゲート・スタック334は、IL誘電体316c(IL誘電体316から形成される)、IL誘電体316cの上の高K層318c(高K層318から形成される)、IL誘電体316cとは反対側の高K層318cの上の金属層326c(金属層326から形成される)、および高K層318cとは反対側の金属層326cの上のSi層328c(Si層328から形成される)を含む。pFET領域312の上にゲート・スタック336を画定する。ゲート・スタック336は、IL誘電体316d(IL誘電体316から形成される)、IL誘電体316dの上の高K層318d(高K層318から形成される)、IL誘電体316dとは反対側の高K層318dの上の金属層326d(金属層326から形成される)、および高K層318dとは反対側の金属層326dの上のSi層328d(Si層328から形成される)を含む。次に、標準的なプロセスを実行して、ゲート・スタックの両側にソース領域とドレイン領域を形成することができる。必要に応じて、ゲート・スタックの周りに酸化物または窒化物あるいはその両方のスペーサを形成することもできる。図15〜図21に示され、上記で説明した諸ステップを実行した結果として、ゲート・スタック330内にのみキャッピング層が存在することになる。ゲート・スタック330内にキャッピング層を含むことにより、対応するロジックnFETトランジスタはバンド・エッジでVtを有することになる。それに反して、ゲート・スタック334からキャッピング層を排除することにより、対応するロジックpFETトランジスタもバンド・エッジでVtを有することになる。nFETトランジスタは、そのゲート・スタック、すなわち、ゲート・スタック332内にキャッピング層を含まず、ロジックnFETトランジスタのVtより約200mV高いVtを有することになる。pFETトランジスタも、そのゲート・スタック、すなわち、ゲート・スタック336内にキャッピング層を含まず、ロジックpFETトランジスタのVtより約500mV高いVtを有することになる。上述の技法は、単一のマスキング・ステップのみを必要とするので有益であり、生産時間およびコストを低減するために好都合である。その他の技法を使用することもできる。2ステップ・マスキング・プロセスを使用して、同じゲート・スタック構成を入手することができる。具体的には、図17に示されているステップに関連して、高K層の上に、キャッピング層ではなく金属層、たとえば、TiN層を付着させる。pFET領域の上の金属層を覆うためにマスクにパターン形成し、ロジックnFET領域の上から金属層を選択的に除去できるようにする。ロジックnFET領域の上からの金属層の除去に続いて、マスクも除去する。次に、金属層/高K層の上にキャッピング層を付着させ、続いてキャッピング層の上に第2の金属層、たとえば、第2のTiN層を付着させる。pFET領域の上から第2のTiN層およびキャッピング層を選択的に除去できるようにする。pFET領域の上からの第2のTiN層およびキャッピング層の除去に続いて、マスクも除去する。これ以降、プロセスの残りの部分は、図20〜図21に示されているもの(上述の通り)と同じである。図22〜図33は、集積SRAM−ロジック半導体デバイスを形成するためのさらに他の模範的な方法を示す断面図である。このデバイスは、たとえば、複数のSRAMおよびロジック・トランジスタを有する集積回路を含むことができる。図22に示されているように、基板402を用意する。基板402は、SOI基板またはバルクSi基板を含むことができる。模範的な一実施形態によれば、基板402は、絶縁体(SiO2など)の上にSi層を有するSOI基板を含み、Si層は約5nm〜約100nmの厚さを有する。基板402には、浅いトレンチ分離(STI)領域403、404、および405が画定されている。以下に詳細に説明するように、STI領域403、404、および405は、デバイスのnFET領域とpFET領域を分割し、それにより、それらの領域を画定する働きをする。nFET領域になり、STI領域404の右に示されているデバイスの一領域はデバイスのロジックpFET領域になる。pFET領域を分離する。図23に示されているように、nFET領域およびpFET領域の上にIL誘電体406を成長させる。IL誘電体406は、STI領域403、404、および405によって分離される。図24に示されているように、IL誘電体406/STI領域403/STI領域404/STI領域405の上に高K層408を付着させる。模範的な一実施形態によれば、高K層408は、HfO2、ZrO2、HfSiO、HfSiON、Ta2O5、TiO2、Al2O3、および上記の高K物質のうちの少なくとも1つを含む混合物のうちの1つまたは複数を含む。IL誘電体406/STI領域403/STI領域404/STI領域405とは反対側の高K層408の上にキャッピング層を付着させる。このキャッピング層は、La2O3、MgO、2A族および3B族元素の酸化物、ならびに2A族および3B族元素の窒化物のうちの1つまたは複数を含むことができる。pFET領域の上にキャッピング層410を形成する。nFET領域/ロジックpFET領域の上からキャッピング層を選択的に除去する。図26に示されているように、キャッピング層410/高K層408の上に金属層412を付着させる。模範的な一実施形態によれば、金属層412は、TiN、TaN、TaAlN、TiAlN、TaC、およびTa2Cのうちの1つまたは複数を含む。図27に示されているように、金属層412の上にSi層、すなわち、Si層414を付着させる。模範的な一実施形態によれば、Si層414はポリSiまたはアモルファスSiを含む。図28に示されているように、次に、様々な層を貫通するRIEを実行して、nFET領域およびpFET領域のそれぞれの上に個々のゲート・スタックを画定する。ロジックnFET領域の上にゲート・スタック430を画定する。ゲート・スタック430は、IL誘電体406a(IL誘電体406から形成される)、IL誘電体406aの上の高K層408a(高K層408から形成される)、IL誘電体406aとは反対側の高K層408aの上のキャッピング層410a(キャッピング層410から形成される)、高K層408aとは反対側のキャッピング層410aの上の金属層412a(金属層412から形成される)、およびキャッピング層410aとは反対側の金属層412aの上のSi層414a(Si層414から形成される)を含む。pFET領域の上にゲート・スタック432を画定する。ゲート・スタック432は、IL誘電体406b(IL誘電体406から形成される)、IL誘電体406bの上の高K層408b(高K層408から形成される)、IL誘電体406bとは反対側の高K層408bの上のキャッピング層410b(キャッピング層410から形成される)、高K層408bとは反対側のキャッピング層410bの上の金属層412b(金属層412から形成される)、およびキャッピング層410bとは反対側の金属層412bの上のSi層414b(Si層414から形成される)を含む。nFET領域の上にゲート・スタック434を画定する。ゲート・スタック434は、IL誘電体406c(IL誘電体406から形成される)、IL誘電体406cの上の高K層408c(高K層408から形成される)、IL誘電体406cとは反対側の高K層408cの上の金属層412c(金属層412から形成される)、および高K層408cとは反対側の金属層412cの上のSi層414c(Si層414から形成される)を含む。ロジックpFET領域の上にゲート・スタック436を画定する。ゲート・スタック436は、IL誘電体406d(IL誘電体406から形成される)、IL誘電体406dの上の高K層408d(高K層408から形成される)、IL誘電体406dとは反対側の高K層408dの上の金属層412d(金属層412から形成される)、および高K層408dとは反対側の金属層412dの上のSi層414d(Si層414から形成される)を含む。図29に示されているように、ゲート・スタックのそれぞれに隣接してスペーサの組み合わせを形成する。ロジックnFET領域については、ゲート・スタック430に隣接して窒化物スペーサ440aを形成し、次に窒化物スペーサ440aに隣接して酸化物スペーサ442aを形成し、酸化物スペーサ442aに隣接して窒化物スペーサ444aを形成する。pFET領域については、ゲート・スタック432に隣接して窒化物スペーサ440bを形成し、次に窒化物スペーサ440bに隣接して酸化物スペーサ442bを形成し、酸化物スペーサ442bに隣接して窒化物スペーサ444bを形成する。nFET領域については、ゲート・スタック434に隣接して窒化物スペーサ440cを形成し、次に窒化物スペーサ440cに隣接して酸化物スペーサ442cを形成し、酸化物スペーサ442cに隣接して窒化物スペーサ444cを形成する。ロジックpFET領域については、ゲート・スタック436に隣接して窒化物スペーサ440dを形成し、次に窒化物スペーサ440dに隣接して酸化物スペーサ442dを形成し、酸化物スペーサ442dに隣接して窒化物スペーサ444dを形成する。nFET領域およびpFET領域のそれぞれにソース/ドレイン拡散を形成する。nFET領域にソース/ドレイン拡散446cおよび448cを形成し、ロジックpFET領域にソース/ドレイン拡散446dおよび448dを形成する。次に、nFET領域およびpFET領域のそれぞれの露出したSi領域をシリサイド化する。その結果、ロジックnFET領域の露出したSi領域内に、すなわち、ゲート・スタック430ならびにソース/ドレイン拡散446aおよび448aにシリサイド領域450aを形成する。pFET領域の露出したSi領域内に、すなわち、ゲート・スタック432ならびにソース/ドレイン拡散446bおよび448bにシリサイド領域450bを形成する。nFET領域の露出したSi領域内に、すなわち、ゲート・スタック434ならびにソース/ドレイン拡散446cおよび448cにシリサイド領域450cを形成する。ロジックpFET領域の露出したSi領域内に、すなわち、ゲート・スタック436ならびにソース/ドレイン拡散446dおよび448dにシリサイド領域450dを形成する。シリサイド化に続いて、図30に示されているように、nFET領域およびpFET領域のそれぞれから窒化物スペーサを除去する。図31に示されているように、nFET領域の上に引っ張り窒化シリコン(SiN)層を付着させる。nFET領域の上にSiN層454を付着させる。liner)を形成する。引っ張りSiN層は、pFET領域のその後の酸化プロセス中にnFET領域をさらにシールドする(以下を参照)。図32に示されているように、酸化を使用して、pFET領域内のバンドエッジ・シフトを達成する。shift)」とは、高K層、すなわち、上記の通り、ハフニウム(Hf)ベースのものにすることができる高K層を酸素(O2)に曝すことにより(たとえば、矢印455によって示す通り)、正に帯電している酸素空位を中和することを指す。この正電荷の除去により、Vtが理想的なpFETバンドエッジ位置により近くなるようなVtの正のシフトが得られ、これは望ましいことである。図33に示されているように、pFET領域の上に圧縮SiN層を付着させる。pFET領域の上にSiN層456を付着させ、ロジックpFET領域の上にSiN層458を付着させる。上記で強調したように、引っ張りSiN層は、圧縮SiN層と組み合わせて、デバイスの上にデュアル・ストレス・ライナを形成する。図34は、たとえば、La2O3のキャッピング層を含む高K/金属ゲート・スタックを有するnチャネル金属酸化物半導体キャパシタ(nMOSCAP)対キャッピング層を含まない高K/金属ゲート・スタックを有するnMOSCAPのフラット・バンド電圧(Vfb)シフトを示すグラフ500である。anneal)に曝した。グラフ500は、ゲート・バイアス(ボルト(V)単位で測定)対キャパシタンス密度(平方センチメートルあたりのマイクロファラド(μF/cm2)単位で測定)を示している。キャパシタの面積Aは10×10平方マイクロメートル(μm2)である。本発明の例示的な諸実施形態について本明細書で説明してきたが、本発明はこれらの精密な実施形態に限定されず、本発明の範囲を逸脱せずに当業者によって様々なその他の変更及び修正を行うことが可能であることを理解されたい。pFETのうちの1つまたは複数のしきい値電圧に対して前記ロジックnFETのしきい値電圧をシフトするようにさらに構成される、半導体デバイス。前記第1および第2のnFET領域と前記第1および第2のpFET領域がシリコンを含む、請求項1記載のデバイス。前記第1および第2のpFET領域が結晶性シリコン・ゲルマニウムを含む、請求項1または請求項2記載のデバイス。前記第1および第2のpFET領域が結晶性シリコン・ゲルマニウムを含み、前記第2のpFET領域内の前記結晶性シリコン・ゲルマニウムが低減したゲルマニウム比を有するように構成される、請求項1または請求項2記載のデバイス。前記第1のpFET領域が結晶性シリコン・ゲルマニウムを含む、請求項1記載のデバイス。前記基板が、シリコン・オン・インシュレータ基板およびバルク・シリコン基板のうちの1つまたは複数を含む、請求項1ないし5のいずれかに記載のデバイス。pFETのしきい値電圧をシフトするようにさらに構成される、請求項1ないし6のいずれかに記載のデバイス。前記金属層が、窒化チタン、窒化タンタル、窒化タンタルアルミニウム、窒化チタンアルミニウム、および炭化タンタルのうちの1つまたは複数を含む、請求項1ないし7のいずれかに記載のデバイス。前記キャッピング層が、酸化ランタン、酸化マグネシウム、2A族および3B族元素の酸化物、ならびに2A族および3B族元素の窒化物のうちの1つまたは複数を含む、請求項1ないし8のいずれかに記載のデバイス。前記高K層が、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、窒化ケイ酸ハフニウム、酸化タンタル、酸化チタン、酸化アルミニウム、および上記の高K物質のうちの少なくとも1つを含む混合物のうちの1つまたは複数を含む、請求項1ないし9のいずれかに記載のデバイス。pFETゲート・スタックがそれぞれ、前記金属層の上のシリコン層をさらに含む、請求項1ないし10のいずれかに記載のデバイス。前記シリコン層が、ポリシリコンおよびアモルファス・シリコンのうちの1つまたは複数を含む、請求項11記載のデバイス。pFETゲート・スタックがそれぞれ、前記基板から前記高K層を分離する界面層誘電体をさらに含む、請求項1ないし12のいずれかに記載のデバイス。前記基板が、前記第1のnFET領域、前記第2のnFET領域、前記第1のpFET領域、および前記第2のpFET領域のうちの少なくとも2つの間に存在する1つまたは複数の浅いトレンチ分離領域をさらに含む、請求項1ないし13のいずれかに記載のデバイス。pFETゲート・スタックを酸化させる、請求項1ないし14のいずれかに記載のデバイス。pFETのうちの1つまたは複数の上の圧縮窒化シリコン層とをさらに含む、請求項1ないし15のいずれかに記載のデバイス。pFETゲート・スタックを形成するステップと、を含む、方法。pFET領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップをさらに含む、請求項17記載の方法。nFETゲート・スタックおよび前記ロジックpFET領域の上にロジックpFETゲート・スタックを形成するステップと、を含む、方法。pFET領域内に結晶性シリコン・ゲルマニウムを選択的に形成するステップをさらに含む、請求項19記載の方法。pFET領域の上に圧縮窒化シリコン層を付着させるステップと、をさらに含む、請求項19または請求項20記載の方法。pFETのうちの1つまたは複数のしきい値電圧に対して前記ロジックnFETのしきい値電圧をシフトするようにさらに構成される、集積回路。高K/金属ゲートMOSFETを有するVt調整及び短チャネル制御のための構造体及び方法。