8以下は非対応となっております。原則と実践テクニック配信開始日:SPICE回路シミュレーションでモデルのロバスト性が不十分である場合、収束性の低下、シミュレーションの失敗を招き、ついには回路デザインの信頼性や正確性が失われることがあります。従来、コンパクトモデルの実装は、ロバストな動作を保証する責任を含め、専門知識のあるEDAベンダに任されてきました。アナログ回路シミュレータのモデル・コーディング言語としてVerilog-Aが導入され広く採用されると、回路設計者およびSPICE回路シミュレータのユーザも、モデルの実装が可能になりました。このことにより、不慣れな回路設計者およびモデル開発者に、実装されたモデルのロバスト性を保証するという責任も生じています。本ウェビナーは、Verilog-Aを使用したSPICEコンパクトモデルのロバストなコーディングについて、専門的なガイダンスを行うことを目的とします。Engineerです。ともにMextramバイポーラ・トランジスタの標準化を行うチームを主導していました。Committeeの会員でもあります。対象:Verilog-A言語を使用してSPICEコンパクトモデルのコーディングを行っている、研究機関および業界の回路設計者およびモデル開発エキスパート開催日時[日本時間]ご登録ビデオアーカイブ視聴する[日本時間]本ウェビナーのライブ配信は終了しました。現在ビデオアーカイブのオンデマンド配信を準備中です。開催日時にご参加いただけない場合でもご登録ください。ウェビナー終了後、登録者の方へオンデマンド・ビデオのURLをEメールでお届けします。