)61a〜61lとを備える。図20018主電源パッド32,34,36,38のそれぞれは、主電源配線51,53,55,57のいずれか、主保護回路60a〜60pのいずれか及び主接地配線52,54,56,58のいずれかを介して主接地パッド31,33,35,37のそれぞれに接続されている。主電源パッド32と主接地パッド31は、主電源配線57、保護回路60a及び主接地配線58を経由して接続されている。主電源パッド32と主接地パッド33は、主電源配線57、保護回路60h及び主接地配線56を経由して接続されている。主電源パッド32と主接地パッド35は、主電源配線57、保護回路60i及び主接地配線54を経由して接続されている。主電源パッド32と主接地パッド37は、主電源配線57、保護回路60m及び主接地配線52を経由して接続されている。予備電源パッド42,44,46,48のそれぞれは、予備電源配線81、予備保護回路61a〜61l及び予備接地配線82を介して予備接地パッド41,43,45,47に接続されている。0019主保護回路60a〜60p及び予備保護回路61a〜61lとしては、単体又は複数の素子からなる保護回路がある。図3に示すような、MOS型電界効果トランジスタ(MOSFET)を用いても良い。主保護回路60a〜60p及び予備保護回路61a〜61lは、サージ電流(ESD電流)が流入すると、サージ電流をドレイン側から吸収してソース側へ逃がす。図30020電源端子22,24,26,28のそれぞれから電源電位VDD1〜VDD4が供給され、接地端子21,23,25,27のそれぞれから接地電位VSS1〜VSS4が供給される。接地端子25の接地電位VSS3を基準に電源端子22に電源電位VDD1を印加すると、電源端子22と接地端子25の間に挿入されている主保護回路60iを介して、接地端子25に放電される電流経路が存在している。このとき、電源端子22からサージ電流が流入すると、図4に示すように、電源端子22から主保護回路60iまでの配線抵抗の影響で、主保護回路60iが破壊する前に、内部回路11での破壊が発生する場合がある。図40021図1に示した検査部4は、チップ10a等の検査対象とするチップのファンクション、リーク電流、アナログ特性、DC特性等の性能・機能に関する電気的特性、リード形状・寸法状態や信頼性等を検査するテスタ群を備える。検査部4は、例えば電源端子22,24,26,28のそれぞれに電源電位VDD1〜VDD4を供給し、接地端子21,23,25,27のそれぞれに接地電位VSS1〜VSS4を供給して、ESD、電圧降下又は電源ノイズ等の不具合の発生を検査する。チップ10aが検査用チップの場合には、以降で述べる不具合対策をチップ10aと異なる製品用チップに対して行う。チップ10aが製品用チップの場合には、不具合対策をチップ10aに対して行う。図10022不具合対策部10は、例えば中央処理装置(CPU)からなる。不具合対策部10は、不具合判定手段101、不具合対策手段102、改善確認手段103及び修正方法判定手段104を備える。5から検査部4による検査結果を読み出して、チップ10aの不具合の有無を判断する。0023不具合対策手段102は、検査結果に基づいて、チップ10aの不具合がESDによるものであるか判定する。不具合がESDによるものであれば、ESD対策を行わせる信号をボンディング装置(例えば半導体製造装置301)に出力する。電源端子22からのサージ電流によるESDが問題となる場合には、ボンディング装置(例えば半導体製造装置301)は、図5に示すように、例えば予備電源パッド42と電源端子22の間、及び予備接地パッド45と接地端子25の間をボンディングワイヤ99a,99bでそれぞれボンディングする。この結果、予備電源パッド42から、予備電源配線81、予備保護回路61a〜61l及び予備接地配線82を介して予備接地パッド45までの電流経路(太線で図示)を使用することができる。図50024図5に示したチップ10aでは、電源端子22から流入したサージ電流は、電源端子22と接地端子25の間の主保護回路60iを介する電流経路と、予備保護回路61a〜61lを介する電流経路を経由して接地端子25に抜ける。したがって、予備保護回路61a〜61lを用いることができ、配線抵抗が小さくなるので、内部回路11のESDを防止することができる。104は、改善確認手段103により不具合が改善されていないと判断された場合には設計変更を行うことにし、設計データの配線層を修正するか、拡散層を修正するか決定する。配線層を修正するか、拡散層を修正するかの判定基準は、例えば設計部1の記憶装置等に記憶されていればよい。図1図2図50026主記憶装置6は、不具合対策部1等におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。主記憶装置6としては、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスクや磁気テープ等が採用可能である。特殊入力装置が使用可能である。出力装置6としては、液晶ディスプレイ、CRTディスプレイ等の表示装置や、インクジェットプリンタ、レーザプリンタ等の印刷装置等を用いることができる。0027次に、本発明の実施の形態に係るチップ(LSI)の製造方法及び不具合対策方法を図6のフローチャートを参照しながら説明する。以下に述べるチップの製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。図60028(イ)まず、ステップS101において、図1に示した設計部1により、プロセス・マスクシミュレーションやデバイスシミュレーションにより、電気的特性を得る。電気的特性を用いてLSIの回路シミュレーションが行われる。ここで、CAD装置のレイアウト上で、図2に示した内部回路11〜14を配置し、内部回路11〜14に接続された主電源パッド32,34,36,38及び主接地パッド31,33,35,37を配置し、主電源パッド32,34,36,38と主接地パッド31,33,35,37の間に接続された主保護回路60a〜60pを配置し、主電源パッド32,34,36,38及び主接地パッド31,33,35,37にそれぞれ隣接して予備電源パッド42,44,46,48及び予備接地パッド41,43,45,47をそれぞれ配置し、予備電源パッド42,44,46,48と予備接地パッド41,43,45,47の間に接続された予備保護回路61a〜61lを配置する。この結果、チップ10aの設計データが作成される。図1図20029(ロ)次に、ステップS102において、マスク作製部2は、ステップS101で作成された設計データを描画データに変換する。パターンジェネレータによりマスクパターンが透明基板上のレジスト膜に描画され、現像装置によりレジスト膜が現像されて、フォトマスクが作製される。LSIの製造工程の各段階に対応した各層分のフォトマスクが作製されて、フォトマスクのセットが用意される。0030(ハ)ステップS103のチップ製造工程は、例えば図7に示す手順で行われる。ステップS302のフロントエンド工程では、ステップS310の酸化工程、ステップS311のレジスト塗布工程、ステップS312のフォトリソグラフィ工程、ステップS313のイオン注入工程及びステップS314の熱処理工程等が繰り返して実施される。一連の工程が終了すると、ステップS303へ進む。ステップS303のバックエンド工程では、ステップS315の化学気相成長(CVD)工程、ステップS316のレジスト塗布工程、ステップS317のフォトリソグラフィ工程、ステップS318のエッチング工程、ステップS319の金属堆積工程等が繰り返し実施される。一連の工程により多層配線構造が完成したら、ステップS320の後工程へ進み、ダイシングによりウェハが所定のチップサイズに分割される。金属若しくはセラミックス等のリードフレーム20にマウントされる。図2に示すように、チップ10a上の主電源パッド32,34,36,38及び主接地パッド31,33,35,37と、リードフレーム20の電源端子22,24,26,28及び接地端子21,23,25,27が金線等のボンディングワイヤ91〜98でボンディングされる。図2図70031(ニ)図6のステップS110において、図1に示した検査部4を用いてチップ10aの電気的特性を検査する。検査結果は検査結果記憶装置5に格納される。5から検査結果を読み出して、チップ10aに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップS104に進む。不具合が有ると判定された場合にはステップS120に進み、不具合対策手段102が、検査結果に基づいて、不具合がESDによるものか、その他の不具合であるか判定する。ESDの場合にはステップS130に進み、不具合対策を行う。ボンディング装置(例えば半導体製造装置301)は、図5に示すように主電源パッド32に隣接する予備電源パッド42と電源端子22の間、及び主接地パッド35に隣接する予備接地パッド45と接地端子25の間にボンディングワイヤ99a,99bでボンディングを施す。図1図5図60032(ホ)ステップS140において、検査部4が、図5に示したESD対策後のチップ10aの電気的特性を検査する。改善確認手段103は、図2に示したESD対策前のチップ10aに対する検査結果と、図5に示したESD対策後のチップ10aに対する検査結果を比較して、ESD対策により不具合が改善されたか確認する。不具合が改善された場合にはステップS104に進む。不具合が改善されていない場合には、ステップS150に進む。104は、検査結果や設計データに基づいて、設計データの配線層を修正するか、拡散層を修正するかを判断する。配線層を修正すると判断した場合にはステップS161に進む。ステップS161において設計部1が配線層を修正し、ステップS162において修正が問題無いかシミュレーションで検証する。ステップS163において配線層を修正したマスクを作製する。ステップS103の手順に戻り、製造部3が、配線層を修正したマスクを用いて、チップを作り直す。0034(ト)一方、ステップS150において拡散層を修正すると判定した場合にはステップS171に進む。ステップS171において、設計部1が設計データの拡散層を修正し、ステップS172において修正が問題無いかシミュレーションで検証する。ステップS173において、マスク作製部2において、拡散層を修正したフォトマスクを作製する。ステップS102の手順に戻り、製造部3が、拡散層を修正したフォトマスクを用いてチップを作り直す。0035(チ)ステップS104においては、樹脂封止などの所要のパッケージ組み立ての工程が実施される。所定の検査を経て、チップが完成される。ステップS105において、以上の工程をクリアしたチップは、水分、静電気などから保護するための包装を施され、出荷される。0036以上説明したように、本発明の実施の形態によれば、ステップS161〜S163の配線の修正やステップS171〜S173の拡散層の修正してチップを作り直す前に、ステップS130のボンディングを行うだけで、不具合対策(ESD対策)が可能となる。マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。ステップS140においてチップを作り直さずに不具合対策(ESD対策)による改善効果の確認が可能となるので、評価時間の短縮にもなる。0037なお、図6に示した一連の手順は、図6と等価なアルゴリズムのプログラムにより、図1に示した半導体製造システムを制御して実行出来る。このプログラムは、プログラム記憶装置7に記憶させればよい。このプログラムは、コンピュータ読取り可能な記録媒体に保存し、この記録媒体をプログラム記憶装置7に読み込ませることにより、本発明の一連の手順を実行することができる。ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、CD−ROM,MOディスク、カセットテープ、オープンリールテープなどが「コンピュータ読取り可能な記録媒体」に含まれる。半導体製造システムは、フレキシブルディスク装置(フレキシブルディスクドライブ)および光ディスク装置(光ディスクドライブ)を内蔵若しくは外部接続するように構成できる。図1図60038(第1の変形例)本発明の実施の形態の第1の変形例においては、不具合対策として、電圧降下対策を行う一例を説明する。第1の変形例に係るチップの不具合対策方法では、図6のステップS103において、図1に示した製造部3が、電圧降下対策用のチップとして、図8に示すようなチップ10bを製造する。チップ10bは、図2に示したチップ10aに対して、予備保護回路61a〜61l、予備電源配線81及び予備接地配線82がない点、予備電源パッド42,44,46,48及び予備接地パッド41,43,45,47が内部回路11〜14に接続されている点が異なる。図1図2図6図80039図6のステップS110において、図1に示した検査部4を用いて、例えば電源端子22,24,26,28のそれぞれに電源電位VDD1〜VDD4を供給し、接地端子21,23,25,27のそれぞれに接地電位VSS1〜VSS4を供給して、チップ10bの電気的特性を検査する。検査結果は検査結果記憶装置5に格納される。5から検査結果を読み出して、チップ10bに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップS104に進む。不具合が有ると判定された場合にはステップS120に進み、不具合対策手段102が、検査結果に基づいて、不具合が電圧降下であるか、その他の不具合であるか判定する。不具合が電圧降下によるものである場合にはステップS130に進む。図1図60040ステップS130において、電圧降下対策を行う。図8に示した電源端子22及び接地端子21と内部回路11の間の電圧降下が問題となるときには、ボンディング装置(例えば半導体製造装置301)は、図9に示すように予備電源パッド42と電源端子22の間、及び予備接地パッド45と接地端子25の間にボンディングを施す。この結果、ボンディングワイヤ99c,99dと、予備電源パッド42及び予備接地パッド45のそれぞれと内部回路11を導通する配線層(太線で図示)とによって、電源端子22及び接地端子25と内部回路11との間の配線抵抗成分を低減することができ、電圧降下を防止可能となる。図8図90041本発明の実施の形態の第1の変形例によれば、ステップS161〜S163の配線の修正やステップS171〜S173の拡散層の修正してチップ10bを作り直す前に、ステップS130のボンディングを行うだけで、不具合対策(電圧降下対策)が可能となる。マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。ステップS140においてチップ10bを作り直さずに不具合対策(電圧降下対策)による改善効果の確認が可能となるので、評価時間の短縮にもなる。0042なお、必要に応じて、図6に示した予備電源パッド44,46,48と電源端子24,26,28の間、及び予備接地パッド41,43,47と接地端子21,23,27の間にボンディングを施しても良い。図60043(第2の変形例)本発明の実施の形態の第2の変形例においては、不具合対策として、電源ノイズ対策を行う一例を説明する。第2の変形例に係るチップの製造方法では、図5のステップS103において、図1に示した製造部3が、電源ノイズ対策用のチップとして、図10に示すようなチップ10cを製造する。チップ10cは、図2に示したチップ10aに対して、内部回路11内の第1の回路111及び第2の回路112が互いに独立分離している点、主接地パッド31及び予備電源パッド42が第1の回路111に接続され、主電源パッド32及び予備接地パッド41が第2の回路112に接続されている点が異なる。図1図10図2図50044図5のステップS110において、図1に示した検査部4を用いて、例えば電源端子22,24,26,28のそれぞれに電源電位VDD1〜VDD4を供給し、接地端子21,23,25,27のそれぞれに接地電位VSS1〜VSS4を供給して、チップ10aの電気的特性を検査する。検査結果は検査結果記憶装置5に格納される。5から検査結果を読み出して、チップ10aに対する不具合の有無を判断する。不具合が無いと判定された場合にはステップS104に進む。不具合が有ると判定された場合にはステップS120に進み、不具合対策手段102が、検査結果に基づいて、不具合が電源ノイズであるか、その他の不具合であるか判定する。不具合が電源ノイズの場合にはステップS130に進む。図1図50045ステップS130において、電源ノイズ対策を行う。電源端子22及び接地端子21のそれぞれと内部回路11の間の電源ノイズが問題となる場合には、ボンディング装置(例えば半導体製造装置301)は、図11に示すように予備電源パッド42と電源端子22の間、及び予備接地パッド41と接地端子21の間にボンディングを施す。この結果、第1の回路111及び第2の回路112に対して、ボンディングワイヤ91,99e及びボンディングワイヤ92,99fからの電源分離が可能となり、電源ノイズを低減できる。図10に示した内部回路11内の第1の回路111と第2の回路112のような電源分離を行なうために配線層の切断等の加工が必要な場合もあるが、短時間で出来る対策方法としては有効的である。図10図110046本発明の実施の形態の第2の変形例によれば、ステップS161〜S163の配線の修正やステップS171〜S173の拡散層の修正してチップ10bを作り直す前に、ステップS130のボンディングを行うだけで、不具合対策(電源ノイズ対策)が可能となる。マスク作製時間、チップ製造時間が不要となり、上記作業に発生する費用も抑えることができる。ステップS140においてチップ10bを作り直さずに不具合対策(電源ノイズ対策)による改善効果の確認が可能となるので、評価時間の短縮にもなる。電源ノイズ対策を行う。第3の変形例に係るチップの製造方法を、図12のフローチャートを参照しながら説明する。ステップS101において、図2に示したESD対策用のチップ10b、図8に示した電圧降下対策用のチップ10b、及び図10に示した電源ノイズ対策用のチップ10bの少なくともいずれか単数、或いは複数種類を製造する。図10図12図2図80048ステップS110において、チップの電気的特性を検査する。不具合判定手段101は、検査結果に基づいて、不具合の有無を判断する。不具合が無い場合にはステップS104に進む。不具合が有る場合にはステップS120に進む。0049ステップS120において、不具合対策手段102は、検査結果に応じて、不具合の種類を分類する。不具合の種類がESDと分類された場合には、ステップS121に進み、ESD対策用のチップ10aの有無を判定する。ESD対策用のチップ10aが有れば、ボンディング装置は、図4に示すようにボンディングを施すことにより、ESD対策を行う。図40050ステップS120において不具合の種類が電圧降下と分類された場合には、ステップS122に進み、電圧降下対策用のチップ10bの有無を判定する。電圧降下対策用のチップ10bが有れば、ボンディング装置は、図9に示すようにボンディングを施すことにより、電圧降下対策を行う。図90051ステップS120において不具合の種類が電源ノイズと分類された場合には、ステップSにおいて、電源ノイズ対策用のチップ10bの有無を判定し、電圧降下対策用のチップ10bが有れば、ボンディング装置は、図11に示すようにボンディングを施すことにより、電源ノイズ対策を行う。図110052ステップS140において、検査部4が、不具合対策後のチップの電気的特性を検査する。改善確認手段103が、検査結果に基づいて対策により不具合が改善されたか確認する。不具合が改善された場合にはステップS104に進む。不具合が改善されていない場合には、ステップS150に進む。他の手順は、本発明の実施の形態と実質的に同様であるので、重複した説明を省略する。0053本発明の実施の形態の第3の変形例によれば、不具合の種類に応じて、ダイナミックに不具合対策を行うことができる。電源ノイズ対策を行う例を説明したが、不具合対策は特に限定されない。外来ノイズ、EMIノイズ等に対して種々の対策可能なチップを製造し、不具合対策を行うことも可能である。0054(その他の実施の形態)上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。図2に示したチップ10aに、図13に示すように、接地端子23と予備接地パッド43を更に接続しても良い。接地端子23と予備接地パッド43を接続することで、接地端子23と接地端子25が互いに共通化される。この結果、配線抵抗が下がるので、電流経路を更に強化することができる。図13図20055また、図4に示したチップ10bの代わりに、図14に示すチップ10dのように、例えば、複数(2つ)の予備電源配線81,83、及び複数(2つ)の予備接地配線82,84を配置しても良い。保護回路61a,61c,61e,61f,61i,61jが、予備電源配線81及び予備接地配線82に接続している。保護回路61b,61d,61g,61h,61k,61lが、予備電源配線83及び予備接地配線84に接続している。電源端子22,24と予備電源パッド42,44がボンディングワイヤ99h,99iで接続され、接地端子25,27と予備接地パッド35,37がボンディングワイヤ99j,99kで接続されている。図14に示したチップ10dによれば、複数の予備電源配線81,83及び予備接地配線82,84を用いることにより、電流経路を更に強化することができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。図面の簡単な説明0057本発明の実施の形態に係る半導体製造システムの一例を示すブロック図である。本発明の実施の形態に係るESD対策前のチップの一例を示すブロック図である。本発明の実施の形態に係る静電破壊保護回路の一例を示すブロック図である。本発明の実施の形態に係るESD対策前のチップのESD発生を説明するブロック図である。本発明の実施の形態に係るESD対策後のチップの一例を示すブロック図である。本発明の実施の形態に係るチップの不具合対策方法の一例を説明するためのフローチャートである。本発明の実施の形態に係るチップ製造工程の一例を説明するためのフローチャートである。本発明の実施の形態の第1の変形例に係るESD対策前のチップの一例を示すブロック図である。本発明の実施の形態の第1の変形例に係るESD対策後のチップの一例を示すブロック図である。本発明の実施の形態の第2の変形例に係るESD対策前のチップの一例を示すブロック図である。本発明の実施の形態の第2の変形例に係るESD対策後のチップの一例を示すブロック図である。本発明の実施の形態の第3の変形例に係るチップの不具合対策方法の一例を説明するためのフローチャートである。本発明のその他の実施の形態に係るESD対策後のチップの一例を示すブロック図である。本発明のその他の実施の形態に係るESD対策後のチップの他の一例を示すブロック図である。符号の説明00581...設計部2...マスク作製部3...製造部4...検査部5...検査結果記憶装置6...主記憶装置7...プログラム記憶装置8...入力装置9...出力装置10...不具合対策部10a〜10d...チップ11〜14...内部回路20...リードフレーム21,23,25,27...接地端子22,24,26,28...電源端子31,33,35,37...主接地パッド32,34,36,38...主電源パッド35...主接地パッド41...予備接地パッド41,43,45,47...予備接地パッド42...予備電源パッド42,44,46,48...予備電源パッド43...予備接地パッド45...予備接地パッド60a〜60p...主保護回路61a〜61l...予備保護回路101...不具合判定手段102...不具合対策手段103...改善確認手段104...修正方法判定手段111...第1の回路112...第2の回路ページトップへこの技術を出願した法人この情報を共有FacebookTwitterGoogle+LinkedInこの技術を発明した人物この情報を共有FacebookTwitterGoogle+LinkedInページトップへ関連する挑戦したい社会課題この情報を共有FacebookTwitterGoogle+LinkedIn交通渋滞のない社会を実現する交通渋滞のない社会を実現すると、移動時のストレスがなくなり、廃棄ガス量の減少など環境問題の解決にも大きく貢献します。交通渋滞によって生じる経済的な損失は非常に大きく、2017年には国内だけで年...最終更新日:2018/06/18手足の欠損や麻痺をおぎなう社会を実現する手足の欠損や麻痺をおぎなうことが出来ると、日本国内だけでも約200万人の対象者とその家族の生活を快適にすることができます。