本発明は多層配線構造を有する半導体装置に関するものである。近年におけるシリコン集積回路では、いわゆる多層配線構造を有するものが盛んに利用されている。utilized.第3図は、多層配線構造を有するMOS型シリコン集積回路の一例であり、スタティックRAMの構成部分を示したものである。source,57はドレインである。secondの層間絶縁層である。59は第1の配線層となるポリシリコン層であり、その一部に高抵抗領域を形成して、スタティックRAMの高抵抗負荷としている。61cは第2の配線層となるアルミニウム層である。アルミニウム層61bおよび61cは、第1の層間絶縁層58および第2の層間絶縁層60に形成された開口部を通して、それぞれゲート電極54およびソース56に接続されている。アルミニウム層61aは、第2の層間絶縁層60に形成された開口部を通して、ポリシリコン層59に接続されている。上記従来例では、ポリシリコン層59接続用の開口部、ゲート電極54接続用の開口部およびソース56接続用の開口部は、同一工程で形成される。layer60のみをエッチングすればよいが、ゲート電極54接続用の開口部およびソース56接続用の開口部を形成するには、さらに第1の層間絶縁層58をもエッチングしなければならない。従って、ポリシリコン層59接続用の開口部では、第2の層間絶縁層60のエッチングが終了した後も、ポリシリコン層59が長時間エッチング物質にさらされることになる。そのため、第3図に示すように、本来エッチングされてはならないポリシリコン層59までもエッチングされ、導通不良を起こすという問題点があった。conduction.本発明の目的は、開口部形成時に第1の配線層が長時間エッチング物質にさらされても、第1の配線層と第2の配線層との間で確実に導通をとることができる多層配線構造の半導体装置を得ることである。本発明における半導体装置は、半導体基板の主表面側に形成された導電体層と、上記導電体層上に第1の開口部を有する第1の層間絶縁層と、上記第1の層間絶縁層上に形成され、上記第1の開口部において上記導電体層に接続される第1の配線層と、上記第1の配線層上に形成され、上記第1の開口部に対応して第2の開口部を有する第2の層間絶縁層と、上記第1の開口部および第2の開口部を通して上記第1の配線層および/または上記導電体層に接続される第2の配線層とからなるものである。以下、添付図面に基いて本発明の実施例について説明する。drawings.第1図(A)〜(E)は、多層配線構造を有するMOS型シリコン集積回路の製造工程の一例を示したものであり、スタティックRAMの構成部分を示したものである。RAM.11はシリコン基板、12はLOCOS構造のフィールド絶縁層、13はゲート絶縁層(膜厚30ナノメータ)である。14はゲート電極であり、ポリシリコンを用いて形成されている。15は導電体層であり、ゲート電極14と同じくポリシリコンを用いて形成されている。16はソース、17はドレインである。18は第1の層間絶縁層(膜厚300ナノメータ)であり、酸化シリコンで形成されている。18aは第1の開口部であり、導電体層15の内側に形成されている。18bはドレイン用開口部である。19は第1の配線層(膜厚50ナノメータ)であり、ポリシリコンで形成されている。この第1の配線層19は、ドレイン17と後述の第2の配線層21aとを接続するものである。その一部に形成された高抵抗領域により、スタティックRAMの高抵抗負荷が形成される。thickness300ナノメータ)であり、酸化シリコンで形成されている。20aは第2の開口部であり、第1の開口部18aの内側に形成されている。20bはゲート電極用開口部、20cはソース用開口部である。21a、21bおよび21cは第2の配線層であり、アルミニウムで形成されている。aluminum.つぎに、第1図(A)〜(E)に従って、製造工程の説明をする。process.(A)ゲート絶縁層13上にゲート電極14をフィールド絶縁層12上に導電体層15を、同一工程で形成する。ゲート電極14および導電体層15を形成するポリシリコンを、シリコン基板11の主表面側にCVD法で形成した後、これをパターニングしてゲート電極14および導電体層15を同時に形成する。18aおよびドレイン用開口部18bを形成する。このとき、ドレイン用開口部18bでは、ゲート絶縁層13も同時にエッチングされる。エッチングガスとしては、例えばCHF3を用いることができる。the19を形成する。高抵抗ポリシリコン層を形成した後、あるいはこれをパターニングした後、高抵抗ポリシリコン層の一部をマスクして不純物をドーピングし、マスク部以外のポリシリコン層を低抵抗化する。マスク部の高抵抗ポリシリコン層は、スタティックRAMの高抵抗負荷となるものである。20a、ゲート電極用開口部20bおよびソース用開口部20cを形成する。1の層間絶縁層18が、ソース用開口部20cでは第1の層間絶縁層18およびゲート絶縁層13が、それぞれ同時にエッチングされる。エッチングガスとしては、例えばCHF3を用いることができる。20c表面のクリーニングを行う。21bおよび21cを形成する。layer19に接続される。19.ところで、工程(D)において、第2の開口部20aに形成されている第1の配線層19が全てエッチングされる場合もある。このときには、第2の配線層21aは、第2図に示すように、直接導電体層15に接続されることになる。layer19と第2の配線層21aとの間で導通不良が生じることはない。第2図に示す構造をとることによりつぎのような利点もある。21aとの組み合わせが、良好な密着性を有しかつ低いコンタクト抵抗を有するものであれば、信頼性や特性の向上をはかることができる。本発明では、開口部に導電体層を形成したので、開口部形成時に第1の配線層が長時間エッチング物質にさらされても、第1の配線層と第2の配線層との間で確実に導通をとることができる。second図は他の実施例を示した断面図、第3図は従来例を示した断面図である。