[0001]【発明の属する技術分野】本発明は、複数のバンクを有する半導体メモリ及びこのような半導体メモリを備える情報処理装置に関する。4は命令キャッシュ、5はデータキャッシュ、6はメモリコントローラ、7は1ポートSDRAM(シンクロナスDRAM)である。6RAM7にアクセスを行い、キャッシュラインを単位とした命令のリードを行うことになる。6,キャッシュラインを単位としたデータのリードを行うことになる。[0005]【発明が解決しようとする課題】図14は図13に示す従来の情報処理装置が有している問題点を説明するためのタイミングチャートであり、1ポートSDRAM7のCASレイテンシが2、バースト長が4に設定されている場合において、CPU1の命令キャッシュ4に対するミスヒット(命令キャッシュミス)と、CPU1のデータキャッシュ5に対するミスヒット(データキャッシュミス)とが連続したサイクルで発生した場合を示している。n+1サイクルでデータキャッシュミスが発生すると、命令キャッシュ4は、ミスヒットした命令を含むキャッシュライン分の命令のリードをメモリコントローラ6に要求し、データキャッシュ5は、ミスヒットしたデータを含むキャッシュライン分のデータのリードをメモリコントローラ6に要求することになる。cyclesアドレスを出力することになる。+12サイクルにかけて、1キャッシュライン分のデータd0〜d3が出力されることになる。D0~D3は、メモリコントローラ6及び命令バス2を介して命令キャッシュ4に伝送され、データd0〜d3は、メモリコントローラ6及びデータバス3を介してデータキャッシュ5に伝送されることになる。3.【0009】このように、図13に示す従来の情報処理装置においては、命令キャッシュミスとデータキャッシュミスとが連続したサイクルで発生した場合、片方のアクセスは、他方がメモリコントローラ6を介して1ポートSDRAM7にアクセスして、そのキャッシュラインをフィルし終わるまで待たされることになる。このため、CPU1が停止する時間が長くなり、性能が低下してしまうという問題点があった。1から1ポートSDRAM7に対して命令及びデータのリード要求が連続したサイクルで発生した場合には、一方のリードが終了するまでは、他方のリードを行うことができないため、性能が低下してしまうという問題点があった。problem.【0011】本発明は、かかる点に鑑み、情報処理装置において、これを使用する場合には、半導体メモリ・アクセス元から半導体メモリに対して複数のバスを介して連続したサイクルで複数のアクセス要求が発生した場合、これら複数のアクセス要求の実行に必要なサイクル数を少なくし、情報処理装置の性能の向上を図ることができるようにした半導体メモリを提供することを第1の目的とする。apparatus.【0012】また、本発明は、半導体メモリ・アクセス元から半導体メモリに対して複数のバスを介して連続したサイクルで複数のアクセス要求が発生した場合、これら複数のアクセス要求の実行に必要なサイクル数を少なくし、性能の向上を図ることができるようにした情報処理装置を提供することを第2の目的とする。[0013]【課題を解決するための手段】本発明の半導体メモリは、メモリセルが配列されたメモリセル領域と、メモリセル領域内の行の選択を行う行選択回路と、メモリセル領域内の列の選択を行う列選択回路とを有する第1〜第m(但し、mはn以上の整数であり、nは2以上の整数である。nポートから任意のn個のバンクを独立かつ同時にアクセスすることができるようにされたマルチポート回路を備えているというものである。simultaneously.【0014】本発明の半導体メモリによれば、第1ポート〜第nポートから任意のn個のバンクを独立かつ同時にアクセスすることができるようにされたマルチポート回路を備えているので、任意のn個のバンクに対するアクセスを同時に行うことができる。banks.【0015】本発明の情報処理装置は、半導体メモリと、半導体メモリをアクセスする半導体メモリ・アクセス元と、半導体メモリ・アクセス元と複数のバスで接続されて半導体メモリ・アクセス元と半導体メモリとの間に介在し、半導体メモリ・アクセス元と半導体メモリとの間を仲介するメモリコントローラとを備える情報処理装置であって、半導体メモリは、メモリセルが配列されたメモリセル領域と、メモリセル領域内の行の選択を行う行選択回路と、メモリセル領域内の列の選択を行う列選択回路とを有する第1〜第m(但し、mはn以上の整数であり、nは2以上の整数である。nポートから任意のn個のバンクを独立かつ同時にアクセスすることができるようにされたマルチポート回路とを備え、メモリコントローラは、第1ポート〜第nポートに対応して設けられ、対応するポートを介して半導体メモリをアクセスする第1ポート対応部〜第nポート対応部を備えているというものである。controller,第1ポート〜第nポートに対応して設けられ、対応するポートを介して半導体メモリをアクセスする第1ポート対応部〜第nポート対応部を備えているので、半導体メモリの任意のn個のバンクに対するアクセスを同時に行うことができる。12,本発明の半導体メモリの第1実施形態及び第2実施形態並びに本発明の情報処理装置の第1実施形態〜第5実施形態について説明する。図1は本発明の半導体メモリの第1実施形態の要部を示すブロック回路図である。invention実施形態は、4バンク構成の2ポートSDRAMであり、任意の2個のバンクを独立かつ同時にアクセスすることができるようにしたものである。D).【0020】また、22〜25は列アドレス信号をデコードしてメモリセル領域14〜17内の列を選択するための列選択信号を出力する列選択回路を構成する列デコーダ(CD)である。(CD).【0021】また、26〜29は選択された行のメモリセルから読み出されたデータを増幅するセンスアンプ(SA)及び列デコーダ22〜25から出力される列選択信号の制御により列の選択を行う列選択回路を構成するI/Oゲートを含む回路である。30、32はアドレス信号入力端子、31、33はデータ入出力端子である。AB).【0024】また、36は列アドレスバッファ35に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとしてバースト長に対応する列アドレスを指定する内部列アドレス信号を出力するアドレスカウンタ(ADD.C)である。AB).【0026】また、39は列アドレスバッファ38に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとするバースト長に対応する列アドレスを指定する内部列アドレス信号を出力するアドレスカウンタ(ADD.C)である。39とで、第2の内部アドレス信号出力回路が構成されている。constituted.【0028】また、40は第1ポートに対応して設けられ、行アドレスバッファ34から内部行アドレス信号が出力される行アドレスバス、41は第1ポートに対応して設けられ、アドレスカウンタ36から内部列アドレス信号が出力される列アドレスバスである。output.【0029】また、42は第2ポートに対応して設けられ、行アドレスバッファ37から内部行アドレス信号が出力される行アドレスバス、43は第2ポートに対応して設けられ、アドレスカウンタ39から内部列アドレス信号が出力される列アドレスバスである。secondの列アドレスバスとする第2のアドレスバスが構成されている。34、37のいずれかから出力される内部行アドレス信号を行デコーダ18〜21に出力するものである。36,39のいずれかから出力される内部列アドレス信号を列デコーダ22〜25に出力するものである。49を第2の列アドレスバス選択回路とする第2のアドレスバス選択回路が構成されている。circuit.【0034】また、セレクタ46を第3の行アドレスバス選択回路とし、セレクタ50を第3の列アドレスバス選択回路とする第3のアドレスバス選択回路が構成され、セレクタ47を第4の行アドレスバス選択回路とし、セレクタ51を第4の列アドレスバス選択回路とする第4のアドレスバス選択回路が構成されている。constituted.【0035】また、52は第1ポートに対応して設けられたリードデータバス、53は第1ポートに対応して設けられたライトデータバス、54は第2ポートに対応して設けられたリードデータバス、55は第2ポートに対応して設けられたライトデータバスである。port.【0036】また、56〜59はバンク10〜13に対応して設けられ、対応するバンクから出力されるリードデータを増幅するメインアンプ(MA)、60〜63はメインアンプ56〜59に対応して設けられ、対応するメインアンプから出力されるリードデータをリードデータバス52、54のいずれかに分配するデマルチプレクサである。52.【0037】また、64は第1ポートに対応して設けられ、デマルチプレクサ60〜63のいずれかからリードデータバス52に出力されたリードデータをラッチするラッチ回路(LAT)、65は第1ポートに対応して設けられ、ラッチ回路64にラッチされたリードデータをデータ入出力端子31を介して外部に出力するデータ出力バッファ(OB)である。(OB).【0038】また、66は第2ポートに対応して設けられ、デマルチプレクサ60〜63のいずれかからリードデータバス54に出力されたリードデータをラッチするラッチ回路(LAT)、67は第2ポートに対応して設けられ、ラッチ回路66にラッチされたリードデータをデータ入出力端子33を介して外部に出力するデータ出力バッファ(OB)である。(OB).【0039】本発明の半導体メモリの第1実施形態においては、ラッチ回路64を第1のラッチ回路とし、データ出力バッファ65を第1のデータ出力バッファとする第1のデータ出力回路が構成され、ラッチ回路66を第2のラッチ回路とし、データ出力バッファ67を第2のデータ出力バッファとする第2のデータ出力回路が構成されている。31に出力するデータ入力バッファ(IB)、69は第2ポートに対応して設けられ、データ入出力端子33から入力されるライトデータを取り込んで内部ライトデータをライトデータバス55に出力するデータ入力バッファ(IB)である。53、55のいずれかを選択するセレクタ、74〜77はセレクタ70〜73から出力される内部ライトデータを増幅してバンク10〜13に供給するライトバッファ(WB)である。44〜51、70〜73及びデマルチプレクサ60〜63等の制御)等を行う制御回路である。34,37、列アドレスバッファ35、38、アドレスカウンタ36、39、行アドレスバス40、42、列アドレスバス41、43、セレクタ44〜51、デマルチプレクサ60〜63、リードデータバス52、54、ライトデータバス53、55、ラッチ回路64、66、データ出力バッファ65、67、データ入力バッファ68、69及びセレクタ70〜73等でマルチポート回路が構成されている。portをリードアクセスしようとする場合には、アドレス信号入力端子30からバンク10を指定するバンクアドレス信号と、メモリセル領域14内の行アドレス及び列アドレスを指定する行アドレス信号及び列アドレス信号とを入力すると共に、アドレス信号入力端子32からバンク12を指定するバンクアドレス信号と、メモリセル領域16内の行アドレス及び列アドレスを指定する行アドレス信号及び列アドレス信号を入力する。16.【0045】このようにすると、バンク10、12を指定するバンクアドレス信号は制御回路78に取り込まれると共に、メモリセル領域14内の行アドレスを指定する行アドレス信号は行アドレスバッファ34に取り込まれ、メモリセル領域14内の列アドレスを指定する列アドレス信号は列アドレスバッファ35に取り込まれ、メモリセル領域16内の行アドレスを指定する行アドレス信号は行アドレスバッファ37に取り込まれ、メモリセル領域16内の列アドレスを指定する列アドレス信号は列アドレスバッファ38に取り込まれる。38.【0046】そして、行アドレスバッファ34から出力される内部行アドレス信号は行アドレスバス40及びセレクタ44を介して行デコーダ18に伝送されると共に、列アドレスバッファ35に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとしてバースト長に対応する列アドレスを指定する内部列アドレス信号がアドレスカウンタ36から出力され、列アドレスバス41及びセレクタ48を介して列デコーダ22に伝送される。43及びセレクタ50を介して列デコーダ24に伝送される。28,メインアンプ58により増幅される。62,ラッチ回路66、データ出力バッファ67及びデータ入出力端子33を介して外部に出力される。2個のリードデータを同時に外部に出力することができるが、バンク10、12以外の組み合わせの2個のバンクに対する独立かつ同時のリードアクセスに応じて、これら2個のバンクからデータを同時に外部に出力することができることは言うまでもない。example,第1ポートからバンク10をライトアクセスし、第2ポートからバンク12をライトアクセスしようとする場合には、アドレス信号入力端子30からバンク10を指定するバンクアドレス信号と、メモリセル領域14内の行アドレス及び列アドレスを指定する行アドレス信号及び列アドレス信号とを入力し、データ入出力端子31からバンク10にライトしようとするライトデータを入力すると共に、アドレス信号入力端子32からバンク12を指定するバンクアドレス信号と、メモリセル領域16内の行アドレス及び列アドレスを指定する行アドレス信号及び列アドレス信号を入力し、データ入出力端子33からバンク12にライトしようとするライトデータを入力する。12,メモリセル領域14における行アドレス及び列アドレスの選択が行われると共に、メモリセル領域16における行アドレス及び列アドレスの選択が行われる。performed.【0053】他方、データ入出力端子31から入力されたバンク10にライトさせるべきライトデータは、データ入力バッファ68に取り込まれると共に、データ入出力端子33から入力されたバンク12にライトされるべきライトデータは、データ入力バッファ69に取り込まれる。76の選択されたアドレスのメモリセルにライトされる。two個のバンク10、12にデータを同時にライトすることができるが、これら2個のバンク10、12以外の組み合わせの2個のバンクに対する独立かつ同時のライトアクセスに応じて、これら2個のバンクにデータを同時にライトすることができることは勿論である。2個のバンクの一方に対するリードアクセスと、他方のバンクに対するライトアクセスを独立かつ同時に行うことができることも勿論である。simultaneously.【0056】以上のように、本発明の半導体メモリの第1実施形態によれば、第1ポート及び第2ポートから任意の2個のバンクを独立かつ同時にアクセスすることができるようにされたマルチポート回路を備えているので、任意の2個のバンクに対するアクセスを独立かつ同時に行うことができる。source,これら2個のアクセス要求の実行を並行して行うことができるので、これら2個のアクセス要求の実行に必要なサイクル数を少なくし、情報処理装置の性能の向上を図ることができる。apparatus.【0058】なお、本発明の半導体メモリの第1実施形態においては、リードデータバス52、54とライトデータバス53、55とを別個独立に設けるようにしているが、ライトデータバス53、55を設けず、リードデータバス52、54をライトデータバスとしても使用するように構成しても良い。firstポートをリード専用のポートとして使用するように構成することもできる。図2は本発明の情報処理装置の第1実施形態の要部を示すブロック回路図である。83は命令キャッシュ、84はデータキャッシュ、85は2ポートSDRAM、86は命令キャッシュ83及びデータキャッシュ84と2ポートSDRAM85との間の仲介を行うメモリコントローラである。1に示す本発明の半導体メモリの第1実施形態と同様に構成したものである。portAM85にアクセスする第2ポート対応部を備えている。83は、命令バス81及びメモリコントローラ86の第1ポート対応部87を介して2ポートSDRAM85にアクセスを行い、キャッシュラインを単位として命令のリードを行うことになる。SDRAM85にアクセスを行い、キャッシュラインを単位としてデータのリードを行うことになる。CPU80に対するミスヒット(データキャッシュミス)とが連続したサイクルで発生した場合を示している。86,データキャッシュ84は、ミスヒットしたデータを含むキャッシュライン分のデータのリードをメモリコントローラ86に要求することになる。ofアドレスを出力することになる。83に伝送されることになる。three.【0069】他方、2ポートSDRAM85の第2ポートからは、第n+6〜第n+9サイクルにかけて1キャッシュライン分のデータd0〜d3が出力され、これら1キャッシュライン分のデータd0〜d3が第2ポート対応部88及びデータバス82を介してデータキャッシュ84に伝送されることになる。88を備えるメモリコントローラ86を使用するとしている。2個のアクセス要求の実行に必要なサイクル数を少なくすることができるので、性能の向上を図ることができる。SDRAM85のアドレス空間の使用例を示す図である。space.【0073】ここに、命令のリード要求と、データのリード要求が同一のバンクに対して発生すると、従来例の場合と同様に動作させないと、これら2個のリード要求に対応することができない。to,このようにすると、アドレス空間の使用に融通がきかなくなるという問題点がある。10,バンク12、13をデータ領域専用、バンク11を命令領域及びデータ領域として使用する場合)には、命令キャッシュ83からのアクセス要求と、データキャッシュ84からのアクセス要求が同一のバンクに競合することを殆どなくすと共に、アドレス空間の利用に融通をきかせることができることになる。space.【0076】また、本発明の情報処理装置の第1実施形態においては、命令キャッシュ83及びデータキャッシュ84を設けているが、これら命令キャッシュ83及びデータキャッシュ84は設けないようにしても良い。provided,その他については、本発明の情報処理装置の第1実施形態と同様に構成したものである。SDRAM85との間を仲介し、第2ポート対応部93は、データキャッシュ84及び外部バス・インタフェース回路91と2ポートSDRAM85との間を仲介するものである。SDRAM85.【0079】但し、第1ポート対応部92は、命令キャッシュ83からのアクセス要求が外部バス・インタフェース回路91からのアクセス要求よりも優先されるように命令キャッシュ83と2ポートSDRAM85との間を仲介し、第2ポート対応部93は、データキャッシュ84からのアクセス要求が外部バス・インタフェース回路91からのアクセス要求よりも優先されるようにデータキャッシュ84と2ポートSDRAM85との間を仲介するようにされている。secondポート対応部93を介して2ポートSDRAM85にアクセスしている時に、データキャッシュ84から第2ポート対応部93にアクセス要求があった場合には、データキャッシュ84からのアクセスの割り込みを認めることになる。このようにする場合には、CPU80が停止する時間を短くすることができる。SDRAM85に対するアクセス要求に応じることができる。図7は本発明の半導体メモリの第2実施形態の要部を示すブロック回路図である。invention実施形態は、6バンク構成の3ポートSDRAMであり、任意の3個のバンクを同時にアクセスすることができるようにしたものである。signal〜107内の行の選択を行う行選択回路をなす行デコーダである。107.【0084】また、114〜119は列アドレス信号をデコードしてメモリセル領域102〜107内の列を選択するための列選択信号を出力する列選択回路を構成する列デコーダである。signal.【0085】また、120〜125は選択された行のメモリセルから読み出されたデータを増幅するセンスアンプ及び列デコーダ114〜119から出力される列選択信号に制御されて列の選択を行う列選択回路を構成するI/Oゲートを含む回路である。127,129、131はデータ入出力端子である。(RAB)、133はアドレス信号入力端子126を介して入力される列アドレス信号を取り込む列アドレスバッファ(CAB)である。133に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとしてバースト長に対応する列アドレスを指定する内部列アドレス信号を出力するアドレスカウンタ(ADD.C)である。(RAB)、136はアドレス信号入力端子128を介して入力される列アドレス信号を取り込む列アドレスバッファ(CAB)である。136に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとするバースト長に対応する列アドレスを指定する内部列アドレス信号を出力するアドレスカウンタ(ADD.C)である。(RAB)、139はアドレス信号入力端子130を介して入力される列アドレス信号を取り込む列アドレスバッファ(CAB)である。139に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとするバースト長に対応する列アドレスを指定する内部列アドレス信号を出力するアドレスカウンタ(ADD.C)である。(add.c).【0093】本発明の半導体メモリの第2実施形態においては、行アドレスバッファ132と、列アドレスバッファ133と、アドレスカウンタ134とで第1の内部アドレス信号出力回路が構成され、行アドレスバッファ135と、列アドレスバッファ136と、アドレスカウンタ137とで第2の内部アドレス信号出力回路が構成され、行アドレスバッファ138と、列アドレスバッファ139と、アドレスカウンタ140とで第3の内部アドレス信号出力回路が構成されている。configured.【0094】また、141は第1ポートに対応して設けられ、行アドレスバッファ132から内部行アドレス信号が出力される行アドレスバス、142は第1ポートに対応して設けられ、アドレスカウンタ134から内部列アドレス信号が出力される列アドレスバスである。output.【0095】また、143は第2ポートに対応して設けられ、行アドレスバッファ135から内部行アドレス信号が出力される行アドレスバス、144は第2ポートに対応して設けられ、アドレスカウンタ137から内部列アドレス信号が出力される列アドレスバスである。output.【0096】また、145は第3ポートに対応して設けられ、行アドレスバッファ138から内部行アドレス信号が出力される行アドレスバス、146は第3ポートに対応して設けられ、アドレスカウンタ140から内部列アドレス信号が出力される列アドレスバスである。144を第2の列アドレスバスとする第2のアドレスバスが構成され、行アドレスバス145を第3の行アドレスバスとし、列アドレスバス146を第3の列アドレスバスとする第3のアドレスバスが構成されている。113に出力するものである。119に伝送するものである。circuitのアドレスバス選択回路が構成され、セレクタ149を第3の行アドレスバス選択回路とし、セレクタ155を第3の列アドレスバス選択回路とする第3のアドレスバス選択回路が構成されている。constituted.【0101】また、セレクタ150を第4の行アドレスバス選択回路とし、セレクタ156を第4の列アドレスバス選択回路とする第4のアドレスバス選択回路が構成され、セレクタ151を第5の行アドレスバス選択回路とし、セレクタ157を第5の列アドレスバス選択回路とする第5のアドレスバス選択回路が構成され、セレクタ152を第6の行アドレスバス選択回路とし、セレクタ158を第6の列アドレスバス選択回路とする第6のアドレスバス選択回路が構成されている。164は第3ポートに対応して設けられたライトデータバスである。171〜176はメインアンプ165〜170に対応して設けられ、対応するメインアンプから出力されるリードデータをリードデータバス159、161、163のいずれかに分配するデマルチプレクサである。159,161,163.【0104】また、177は第1ポートに対応して設けられ、デマルチプレクサ171〜176のいずれかからリードデータバス159に出力されたリードデータをラッチするラッチ回路(LAT)、178は第1ポートに対応して設けられ、ラッチ回路177にラッチされたリードデータをデータ入出力端子127を介して外部に出力するデータ出力バッファ(OB)である。(OB).【0105】また、179は第2ポートに対応して設けられ、デマルチプレクサ171〜176のいずれかからリードデータバス161に分配されたリードデータをラッチするラッチ回路(LAT)、180は第2ポートに対応して設けられ、ラッチ回路179にラッチされたリードデータをデータ入出力端子129を介して外部に出力するデータ出力バッファ(OB)である。(OB).【0106】また、181は第3ポートに対応して設けられ、デマルチプレクサ171〜176のいずれかからリードデータバス163に分配されたリードデータをラッチするラッチ回路(LAT)、182は第3ポートに対応して設けられ、ラッチ回路181にラッチされたリードデータをデータ入出力端子131を介して外部に出力するデータ出力バッファ(OB)である。180を第2のデータ出力バッファとする第2のデータ出力回路が構成され、ラッチ回路181を第3のラッチ回路とし、データ出力バッファ182を第3のデータ出力バッファとする第3のデータ出力回路が構成されている。configured.【0108】また、183は第1ポートに対応して設けられ、データ入出力端子127から入力されるライトデータを取り込んで内部ライトデータをライトデータバス160に出力するデータ入力バッファ(IB)である。.【0109】また、184は第2ポートに対応して設けられ、データ入出力端子129から入力されるライトデータを取り込んで内部ライトデータをライトデータバス162に出力するデータ入力バッファ(IB)である。.【0110】また、185は第3ポートに対応して設けられ、データ入出力端子131から入力されるライトデータを取り込んで内部ライトデータをライトデータバス164に出力するデータ入力バッファ(IB)である。96-101の選択されたアドレスのメモリセルにライトするライトバッファである。147~158,186〜191及びデマルチプレクサ171〜176等の制御)等を行う制御回路である。178,180、182、データ入力バッファ183〜185及びセレクタ186〜191等でマルチポート回路が構成されている。130からバンク100を指定するバンクアドレス信号と、メモリセル領域106内の行アドレス及び列アドレスを指定する行アドレス信号及び列アドレス信号を入力する。135に取り込まれ、メモリセル領域104内の列アドレスを指定する列アドレス信号は列アドレスバッファ136に取り込まれ、メモリセル領域106内の行アドレスを指定する行アドレス信号は行アドレスバッファ138に取り込まれ、メモリセル領域106内の列アドレスを指定する列アドレス信号は列アドレスバッファ139に取り込まれる。139.【0116】そして、行アドレスバッファ132から出力される内部行アドレス信号は行アドレスバス141及びセレクタ147を介して行デコーダ108に伝送されると共に、列アドレスバッファ133に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとしてバースト長に対応する列アドレスを指定する内部列アドレス信号がアドレスカウンタ134から出力され、列アドレスバス142及びセレクタ153を介して列デコーダ114に伝送される。153.【0117】また、行アドレスバッファ135から出力される内部行アドレス信号は行アドレスバス143及びセレクタ149を介して行デコーダ110に伝送されると共に、列アドレスバッファ136に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとしてバースト長に対応する列アドレスを指定する内部列アドレス信号がアドレスカウンタ137から出力され、列アドレスバス144及びセレクタ155を介して列デコーダ116に伝送される。155.【0118】また、行アドレスバッファ138から出力される内部行アドレス信号は行アドレスバス145及びセレクタ151を介して行デコーダ112に伝送されると共に、列アドレスバッファ139に取り込まれた列アドレス信号が指定する列アドレスを先頭アドレスとしてバースト長に対応する列アドレスを指定する内部列アドレス信号がアドレスカウンタ140から出力され、列アドレスバス146及びセレクタ157を介して列デコーダ118に伝送される。157.【0119】この結果、バンク96においては、メモリセル領域102の選択されたアドレスのメモリセルからデータがリードされ、このリードデータがセンスアンプ及びI/Oゲート回路120を介して出力され、メインアンプ165により増幅されることになる。165.【0120】また、バンク98においては、メモリセル領域104の選択されたアドレスのメモリセルからデータがリードされ、このリードデータがセンスアンプ及びI/Oゲート回路122を介して出力され、メインアンプ167により増幅されることになる。by.【0121】また、バンク100においては、メモリセル領域106の選択されたアドレスのメモリセルからデータがリードされ、このリードデータがセンスアンプ及びI/Oゲート回路124を介して出力され、メインアンプ169により増幅されることになる。by.【0122】そして、メインアンプ165から出力されるリードデータは、デマルチプレクサ171、リードデータバス159、ラッチ回路177、データ出力バッファ178及びデータ入出力端子127を介して外部に出力される。127.【0123】また、メインアンプ167から出力されるリードデータは、デマルチプレクサ173、リードデータバス161、ラッチ回路179、データ出力バッファ180及びデータ入出力端子129を介して外部に出力される。outside.【0124】また、メインアンプ169から出力されるリードデータは、デマルチプレクサ175、リードデータバス163、ラッチ回路181、データ出力バッファ182及びデータ入出力端子131を介して外部に出力される。the,これら3個のバンク96、98、100からデータをリードし、これら3個のリードデータを同時に外部に出力することができるが、バンク96、98、100以外の組み合わせの3個のバンクに対する独立かつ同時のリードアクセスに応じて、これら3個のバンクからデータを同時に外部に出力することができることは勿論である。ドレス信号入力端子130からバンク100を指定するバンクアドレス信号と、メモリセル領域106内の行アドレス及び列アドレスを指定する行アドレス信号及び列アドレス信号を入力すると共に、データ入出力端子127からバンク96にライトすべきライトデータを入力し、データ入出力端子129からバンク98にライトすべきライトデータを入力し、データ入出力端子131からバンク100にライトすべきライトデータを入力する。106における行アドレス及び列アドレスの選択とが行われる。1310にライトされるべきライトデータは、データ入力バッファ185に取り込まれる。160、セレクタ186及びライトバッファ192を介してメモリセル領域102の選択されたアドレスのメモリセルにライトされ、データ入力バッファ184から出力される内部ライトデータは、ライトデータバス162、セレクタ188及びライトバッファ194を介してメモリセル領域104の選択されたアドレスのメモリセルにライトされ、データ入力バッファ185から出力される内部ライトデータは、ライトデータバス164、セレクタ190及びライトバッファ196を介してメモリセル領域106の選択されたアドレスのメモリセルにライトされることになる。96,98,100以外の組み合わせの3個のバンクに対する独立かつ同時のライトアクセスに応じて、これら3個のバンクにデータを同時にライトすることができることは勿論である。banks.【0131】また、2個のバンクに対するリードアクセスと、1個のバンクに対するライトアクセスを独立かつ同時に行うこと、あるいは、1個のバンクに対するリードアクセスと、2個のバンクに対するライトアクセスを独立かつ同時に行うことができることも勿論である。thirdポートから任意の3個のバンクを独立かつ同時にアクセスすることができるようにされたマルチポート回路を備えているので、任意の3個のバンクに対するアクセスを独立かつ同時に行うことができる。source,これら3個のアクセス要求の実行を並行して行うことができるので、これら3個のアクセス要求の実行に必要なサイクル数を少なくし、情報処理装置の性能の向上を図ることができる。159、161、163をライトデータバスとしても使用するように構成しても良い。182を設けず、第3ポートを書き込み専用ポートとして使用するように構成することもできる。図8は本発明の情報処理装置の第3実施形態の要部を示すブロック回路図である。203、データキャッシュ204及び外部バス・インタフェース回路205と3ポートSDRAM206との間の仲介を行うメモリコントローラである。206.【0137】ここに、3ポートSDRAM206は、図7に示す本発明の半導体メモリの第2実施形態が設けるデータ入力バッファ183を設けないようにして第1ポートを読み出し専用ポートとし、その他については、図7に示す本発明の半導体メモリの第2実施形態と同様に構成したものである。SDRAM206にアクセスする第3ポート対応部210とを備えている。3ポートSDRAM206に対して同時にアクセス要求が発生した場合であっても、これらアクセス要求を並行して実行することができる。to101のアドレス空間の使用例を示す図である。space.【0141】ここに、命令のリード要求とデータのリード要求が同一のバンクに対して発生すると、従来例の場合と同様に動作させないと、これら2個のリード要求に対応することができない。requests.【0142】そこで、バンク96〜101を命令領域専用とするバンクと、データ領域専用とするバンクに区分する場合には、命令のリード要求と、データのリード要求とが同一のバンクに対して発生することがなくなるが、このようにすると、アドレス空間の使用に融通がきかなくなるという問題点がある。10に示すように、たとえば、バンク96、97を命令領域専用、バンク99〜101をデータ領域専用、バンク98を命令領域及びデータ領域として使用する場合)には、命令キャッシュ203からのアクセス要求と、データキャッシュ204からのアクセス要求が同一のバンクに競合することを殆どなくすと共に、アドレス空間の利用に融通をきかせることができる。図11は本発明の情報処理装置の第4実施形態の要部を示すブロック回路図である。217と3ポートSDRAM218との間の仲介を行うメモリコントローラである。port0と、データバス214が接続され、第2ポートを介して3ポートSDRAM218にアクセスする第2ポート対応部221と、データバス215が接続され、第3ポートを介して3ポートSDRAM218にアクセスする第3ポート対応部222を備えている。220を介して、3ポートSDRAM218にアクセスを行い、キャッシュラインを単位として命令のリードを行うことになる。units.【0147】これに対して、CPU212がデータバス214を介してデータキャッシュ217にアクセスした場合において、データキャッシュメモリ217にミスヒットした場合には、データキャッシュ217は、データバス214及び第2ポート対応部221を介して、3ポートSDRAM218にアクセスを行い、キャッシュラインを単位としてデータのリードを行うことになる。SDRAM218にアクセスを行い、キャッシュラインを単位としてデータのリードを行うことになる。units.【0149】ここに、本発明の情報処理装置の第4実施形態によれば、命令キャッシュ216及びデータキャッシュ217から3ポートSDRAM218に対して連続したサイクルで2個のアクセス要求が発生した場合、これら2個のアクセス要求を並行して行い、これら2個のアクセス要求の実行に必要なサイクル数を少なくすることができる。requests.【0150】また、データキャッシュ217から3ポートSDRAM218に対して連続したサイクルで2個のアクセス要求が発生した場合、これら2個のアクセス要求の実行を並行して行い、これら2個のアクセス要求の実行に必要なサイクル数を少なくすることができる。request,これら2個のアクセス要求の実行に必要なサイクル数を少なくすることができる。invention実施形態によれば、3ポートSDRAM218に対する2個又は3個のアクセス要求の実行に必要なサイクル数を減らすことができるので、性能の向上を図ることができる。busを設け、その他については、本発明の情報処理装置の第4実施形態と同様に構成したものである。SDRAM218との間を仲介するものである。thirdポート対応部228は、データキャッシュ217からのアクセス要求が外部バス・インタフェース回路225からのアクセス要求よりも優先されるようにデータキャッシュ217と3ポートSDRAM218との間を仲介するようにされている。225.【0156】このように構成された本発明の情報処理装置の第5実施形態によれば、本発明の情報処理装置の第4実施形態と同様の作用効果を得ることができると共に、外部バス・インタフェース回路225から3ポートSDRAM218に対するアクセス要求に応じることができる。SDRAM218は、第1ポートを読み出し専用ポートにしているが、第2ポートも読み出し専用ポートとするようにしても良いし、第2ポートを読み出し専用ポート、第3ポートを書き込み専用ポートとするようにしても良い。[0158]【発明の効果】以上のように、本発明の半導体メモリによれば、第1ポート〜第nポートから任意のn個のバンクを独立かつ同時にアクセスすることができるようにしたマルチポート回路を備えているので、任意のn個のバンクに対するアクセスを独立かつ同時に行うことができる。requests,これら複数のアクセス要求の実行に必要なサイクル数を少なくすることができるので、情報処理装置の性能の向上を図ることができる。portポート対応部〜第nポート対応部を備えているので、半導体メモリの任意のn個のバンクに対するアクセスを独立かつ同時に行うことができる。memory.【0161】したがって、半導体メモリ・アクセス元から半導体メモリに対して複数のバスを介して連続したサイクルで複数のアクセス要求が発生した場合、これら複数のアクセス要求の実行を並行して行い、これら複数のアクセス要求の実行に必要なサイクル数を少なくすることができるので、性能の向上を図ることができる。DRAWINGS【図1】本発明の半導体メモリの第1実施形態の要部を示すブロック回路図である。invention.【図2】本発明の情報処理装置の第1実施形態の要部を示すブロック回路図である。invention.【図3】本発明の情報処理装置の第1実施形態の動作例を説明するためのタイミングチャートである。invention.【図4】本発明の情報処理装置の第1実施形態で使用されるアドレス信号の構成を示す図である。FIG.【図5】本発明の情報処理装置の第1実施形態が備える2ポートSDRAMのアドレス空間の使用例を示す図である。invention.【図6】本発明の情報処理装置の第2実施形態の要部を示すブロック回路図である。invention.【図7】本発明の半導体メモリの第2実施形態の要部を示すブロック回路図である。invention.【図8】本発明の情報処理装置の第3実施形態の要部を示すブロック回路図である。invention.【図9】本発明の情報処理装置の第3実施形態で使用されるアドレス信号の構成を示す図である。invention.【図10】本発明の情報処理装置の第3実施形態が備える3ポートSDRAMのアドレス空間の使用例を示す図である。invention.【図11】本発明の情報処理装置の第4実施形態の要部を示すブロック回路図である。invention.【図12】本発明の情報処理装置の第5実施形態の要部を示すブロック回路図である。invention.【図13】従来の情報処理装置の一例の要部を示すブロック回路図である。apparatus.【図14】図13に示す従来の情報処理装置が有している問題点を説明するためのタイミングチャートである。claims]【請求項1】メモリセルが配列されたメモリセル領域と、前記メモリセル領域内の行の選択を行う行選択回路と、前記メモリセル領域内の列の選択を行う列選択回路とを有する第1〜第m(但し、mはn以上の整数であり、nは2以上の整数である。n-thポートから任意のn個のバンクを独立かつ同時にアクセスすることができるようにされたマルチポート回路を備えていることを特徴とする半導体メモリ。first〜第nのアドレスバスのいずれかを選択し、選択したアドレスバス上の内部アドレス信号を対応するバンクに出力する第1〜第mのアドレスバス選択回路とを備えていることを特徴とする請求項1記載の半導体メモリ。wherein.【請求項3】前記第1〜第nの内部アドレス信号出力回路のうち、第i(但し、i=1〜nの整数である。j(但し、j=1〜mの整数である。n,選択した列アドレスバス上の内部列アドレス信号を対応するバンクの列選択回路に出力する第jの列アドレスバス選択回路とを備えていることを特徴とする請求項2記載の半導体メモリ。前記第1ポート〜第nポートに対応して設けられ、前記第1〜第mのデマルチプレクサから対応するリードデータバスに分配されたリードデータを対応するポートに出力する第1〜第nのデータ出力回路とを備えていることを特徴とする請求項1、2又は3記載の半導体メモリ。前記第1〜第mのライトデータバス選択回路から出力される内部ライトデータを増幅して前記第1〜第mのバンクに出力する第1〜第mのライトバッファとを備えていることを特徴とする請求項4記載の半導体メモリ。buffer.【請求項6】前記第1〜第nのリードデータバスと、前記第1〜第nのライトデータバスとは、兼用されていることを特徴とする請求項5記載の半導体メモリ。前記第1ポート〜第pポート(但し、pはp<nを満たす正の整数である。前記第1〜第mのライトデータバス選択回路から出力される内部ライトデータを増幅して前記第1〜第mのバンクに出力する第1〜第mのライトバッファとを備えていることを特徴とする請求項4記載の半導体メモリ。to第pのライトデータバスとは、兼用されていることを特徴とする請求項7記載の半導体メモリ。前記半導体メモリは、メモリセルが配列されたメモリセル領域と、前記メモリセル領域内の行の選択を行う行選択回路と、前記メモリセル領域内の列の選択を行う列選択回路とを有する第1〜第m(但し、mはn以上の整数であり、nは2以上の整数である。前記メモリコントローラは、前記第1ポート〜第nポートに対応して設けられ、対応するポートを介して前記半導体メモリをアクセスする第1ポート対応部〜第nポート対応部を備えていることを特徴とする情報処理装置。前記データバスは、前記第2ポート対応部に接続されていることを特徴とする請求項9記載の情報処理装置。前記第3ポート対応部には、外部バス・インタフェース回路が接続されていることを特徴とする請求項9記載の情報処理装置。前記第2のデータバスは、前記第3ポート対応部に接続されていることを特徴とする請求項9記載の情報処理装置。