PDF(805.7KB)>>論文を購入あらまし:非同期式論理回路のタイミング検証法として,信号変化が生起するための条件を外部入力変化時刻や素子遅延に関する連立1次不等式で表し,その解の存否判定を行うという方法が提案されている.本論文ではこの解の存否判定高速化のために,シンプレックス法による判定過程において上述の連立1次不等式の係数行列の変換が繰り返されても,行列要素が常に0,±1に保たれることを明らかにし,この性質を利用するシンプレックス法の高速化法を提案している.また,いくつかの条件判定について比較を行い,本方法が,他の高速判定法と同程度にまでシンプレックス法を高速化していることを示している.。