[0001]【産業上の利用分野】この発明はFETのゲート駆動回路,特に大電力スイッチング用のFETのゲート駆動回路に関する。[0002]【従来技術】FETは本質的に電圧駆動型の素子であって,ゲートには電流を流す必要はない。ゲート・ソース間の等価静電容量Cgsがかなりの値として存在するため,オンさせるためには充電電流を流し,オフするときには充電電荷を放電させる必要がある。大電力を高速度にスイッチングさせるためにはゲート駆動回路として大電流を充放電させる回路を設けならければならない。FETがオフしているときには,外来ノイズ電圧による誤導通を避けるためにゲート・ソース間を短絡するなどの必要がある。号(特公昭59-172号)等に開示されている回路がある。その回路は図4に示すように駆動用の変圧器3の2次側にダイオード7を介してFET29のゲートを駆動してオンさせ,駆動用の変圧器3の発生電圧の極性が反対になったときはこのダイオード7でゲート電圧を与えないようにする。FET29のゲート・ソース間の蓄積電荷は,これら電極間に接続された補助トランジスタ12のコレクタ・エミッタをオンさせることによって放電させる。この補助トランジスタ12のベース電流については,FET29のゲート・ソース間の等価静電容量Cgsの蓄積電荷自身によって与えられる。示すように,この等価静電容量Cgsの充電電圧が下がってくると放電速度が緩慢になるとともに,ついには補助トランジスタ12はオフしてしまう。FET29のゲート・ソース間に印加されると誤導通するおそれがある。JP-A-63-67014号に開示されている回路がある。その回路は駆動用の変圧器の1次巻線にスイッチ素子を直列接続し,このスイッチ素子の開閉により2次巻線に生ずるパルス電圧でFETを駆動する回路であって,変圧器に第3の巻線を設けておき,スイッチ素子のオンからオフへ移行する際に,この第3の巻線に誘起される逆誘起電圧をFETのゲート・ソース間逆バイアスエネルギーとして利用するものである。逆バイアスを与えるのでFETをより高速度にオフできる効果がある。示すように,駆動用の変圧器のリセット電流を利用しているため,パルス幅が狭くなると逆バイアスエネルギーも小さくなる欠点が内在している。inherent.【0005】このように従来のFET駆動回路は,大電力スイッチングでオフさせる際にゲート・ソース間の蓄積電荷を放電させる動作と,オフ期間中に外来ノイズ電圧により誤導通を防止する動作についてはかならずしも充分ではなかった。[0006]【発明が解決しようとする課題】本発明は,このようにゲート入力容量の大きな単体または複数のFETを高速度にオンオフ駆動することのできるゲート駆動回路を得ることを課題とする。[0007]【課題を解決するための手段】この課題を解決するため,本発明では以下の手段を提案するものである。FETのゲート・ソース間等価静電容量の値より充分大きい静電容量を有するとともにこのコンデンサを充電する充電回路を備え,第4のFET回路については前記駆動信号源の負極性のときに導通させるバイアス回路を備えてなる逆バイアス回路とを接続してなるFETのゲート駆動回路。[0008]【実施例】図1は本発明に係るFETのゲート駆動回路の一実施例を示す。図において1は駆動信号源,3は駆動用変圧器,5はダイオード,7は抵抗器,9はダイオード,11は抵抗器,13,15はN型のFET,17はP型のFET,19はコンデンサ,21はダイオード,23は絶縁変圧器,25は高周波源,29はFETである。FET.【0009】まずコンデンサ19には高周波源25から絶縁変圧器23とダイオード21を介して直流電圧が充電されている。このコンデンサ19の充電電圧はFET29の逆バイアスとして必要な動作区間においてはFET29のゲート・ソース間に印加される。29.【0010】駆動信号源1の極性が駆動用変圧器3の黒点印側が正のときは,駆動用変圧器3の2次巻線に生ずる電圧はダイオード5,9のいずれをも順方向バイアスする。このときP型のFET17はオフして逆バイアス用のコンデンサ19の電圧は切り離される。gateソース間が短絡されてオフする。示す単純な形となり,FET29はゲートに正,ソースに負の極性の電圧が印加されてオンする。on.【0011】一旦FET29のゲート・ソース間に電圧が印加されると,ゲート・ソース間静電容量Cgsにはその電圧に対応した電荷が充電される。FET29をオフさせるには,ゲート・ソース間静電容量Cgsに蓄えられたエネルギーを放電させなければならない。次にその動作について説明する。operation.【0012】駆動信号源1の極性が駆動用変圧器3の黒点印側が負のときは,駆動用変圧器3の2次巻線に生ずる電圧はダイオード5,9いずれも逆方向バイアスさせる。このときP型のFET17はオンして逆バイアス用のコンデンサ19の電圧の一端はFET29のソースに接続される。FET13はそのゲート・ソース間はコンデンサ19の電圧が印加されてオンする。示す形となり,FET29はソースに正,ゲートに負の極性の逆バイアス電圧が印加され,極めて高速度にFET29のゲート・ソース間の充電電荷は消滅してオフする。3次巻線に生ずる電圧はダイオード5,9いずれも正方向バイアスさせる。このときP型のFET17はオフして逆バイアス用のコンデンサ19の一端は切り離される。N型のFET15はオンすると共にFET13はそのゲート・ソース間が短絡されてオフする。したがってこのときの等価回路は図2(c)に示す形となる。FET29はソースには正,ゲートに負の極性の逆バイアス電圧が充電されて残留しているが,FET13のいわゆるボディダイオードを通じて充電電荷は消滅する。示すようなオン状態に移行する。19がバイパス作用をして誤導通を防止する。effect.【0015】逆バイアスの動作のために必要なコンデンサ19の静電容量については,FET29のゲート・ソース間静電容量Cgsより充分大きい値が望ましい。[0016]【発明の効果】本発明は以上述べたような特徴を有するので,FETのゲート容量が大きい場合でも,高速度にスイッチングさせることができる。オフ時に外来ノイズ電圧に対しても確実に逆バイアス電圧を印加することによりFETの誤導通を防ぐことができる。図5に示す従来方式におけるノイズマージンと,図3に示す本発明におけるノイズマージンとを比較すると,ノイズマージンが大きく改善されたことが理解できる。したがって,インバータ・コンバータの効率を高め,信頼性を向上することができる。FETBT等の電圧駆動型スイッチング素子にも適用できる。DRAWINGS【図1】本発明に係るFETのゲート駆動回路の一実施例を示す。FIG.【図2】FETのゲート駆動回路における,動作区間毎の等価回路を示す。period.【図3】FETのゲート駆動回路における,ゲート・ソース間電圧の経過曲線を示す。voltage.【図4】従来のFETのゲート駆動回路の一例を示す。FET.【図5】従来のFETのゲート駆動回路における,ゲート・ソース間電圧の経過曲線を示す。fourthのFET回路からなり,このコンデンサについては前記FETのゲート・ソース間等価静電容量の値より充分大きい静電容量を有するとともにこのコンデンサを充電する充電回路を備え,第4のFET回路については前記駆動信号源の負極性のときに導通させるバイアス回路を備えてなる逆バイアス回路とを接続してなるFETのゲート駆動回路。