[0001]【産業上の利用分野】本発明は、トレンチ・キャパシタを有するDRAMの製造方法に関する。1993)に記載されているディープ・トレンチ・キャパシタを使用している。1993).【0003】従来のディープ・トレンチ・キャパシタには、結果的に処理窓を狭くする複雑な処理ステップ、結晶欠陥による漏れの原因となる隣接するパス・トランジスタ内のストレスの高さ、キャパシタとデバイスとの間の拡散領域を相互接続する接触抵抗の高さなど、いくつかの問題がある。problems.【0004】従来のディープ・トレンチ・キャパシタは、キャパシタのポリシリコン充填での3段階のエッチ・ステップと、埋め込まれたキャパシタ・プレートを分離し、キャパシタの上部にあるカラーにブリッジをかけ、パス・トランジスタに接続するためのストラップ接続を提供するための2段階のカラー・ステップとを使用するプロセスによって形成される。polysiliconステップが不適切な場合、高いストレスと高い接触抵抗が発生する可能性がある。リセス区域内のフィルムの除去が不完全な場合は、記憶ノードに対する良好な接触が得られなくなる。酸化ステップ中に酸化物がポリシリコン・トレンチ充填材の境界部中にまで成長すると、周囲の区域にストレスが発生する。[0005]【発明が解決しようとする課題】本発明の目的は、トレンチ処理が容易なトレンチ・キャパシタDRAMセルの製造方法を提供することである。[0006]【課題を解決するための手段】本発明におけるトレンチ・キャパシタDRAMセルの製造方法では、浅いトレンチを水平方向に広げる単一のエッチング・ステップでトレンチ・カラーを形成し、このトレンチ・カラーの領域に酸化物カラーを形成する。次に、そのトレンチを最終的な深さまでエッチングして、トレンチの底部および側壁をドーピングする。トレンチにポリシリコンを充填し、ポリシリコンおよびカラー酸化物の上部をエッチングし、トレンチポリシリコンとアクセスFETのデバイス領域(ドレイン)とを接続するストラップをトレンチポリシリコンと接触させて形成する。invention,トレンチ処理を簡単にして製造コストを下げ、処理の自由度を高めることができる。oxide)層110を付着し、その上面にTEOS(テトラエチルオルソシリケート)の層112が形成されている。この深さは重要ではないので、便宜的に選択することができる。200'が水平方向に広がるようにエッチングされ、トレンチ・カラー側壁204が形成される。formed.【0008】このカラー誘電体は、まず40nmなどの便宜的な厚さまで熱酸化物の層220(カラー誘電体という)を成長させることにより形成される。RIE処理中に層110および112によって保護されるようになり、その結果、後でエッチングされるディープ・トレンチの寸法が層110および112のアパーチャの寸法によって設定されるようになることに留意されたい。trenchの底部層222を有する。RIEなどの方向性エッチングによって除去される。+拡散プレート領域206を生成する。この深さは重要ではなく、記憶する電荷の量や、トレンチ側壁上の誘電体の厚さなどによって決まるものである。次に、いくつかの代替可能な処理の1つによって下部トレンチ側壁に比較的低濃度でドーピングを行う。具体的には、このトレンチ側壁を、米国特許第5242859号に記載されたようにヒ素でドーピングする。その結果は図7に示すが、同図によれば、区域208に比べ拡散域206の方が拡散範囲が広くなっていることが分かる。+プレートを形成するように選択されることが好ましい。回路を完成させるためには、この埋込みプレートを延長させて電源に対してオーム接触の接続をすることが必要である。このような注入層の外方拡散は便利ではあるが不可欠なものではないので、必要であれば、エピタキシャル成長など他の埋込みプレート形成方法を使用することもできる。growth.より速い拡散速度を利用するため、拡散域206にはリンを注入することが好ましい。potential)と、互いに接触する拡散域206によって形成された埋込みプレートとの間にオーム接触を形成する。この埋込みプレートが非常に良好な導体である必要がないことは、本発明の有利な特徴である。invention.【0011】キャパシタ・トレンチ誘電体230(酸化物または酸化物/窒化物)は、図8に示すように、具体的には約10nm酸化物厚さまで成長または付着する。3の濃度のヒ素またはリンで)ドーピングしたポリシリコン内部電極240(記憶ノードともいう)を付着させ、参照番号244を付した括弧で示すストラップ深さまでポリシリコン内部電極240を除去した後のトレンチを示している。depth,従来の後続ステップで形成されるアクセス・トランジスタへの良好な接触を形成するのに十分であればよいということだけであり、この深さ244は重要ではない。ポリシリコン内部電極240は従来の湿式エッチングまたは等方性ドライ・エッチングによってエッチングする。etching.清浄な表面252を確保するために、2回目の湿式エッチングまたは等方性プラズマ・エッチングによって、酸化物カラー220を除去し、そのカラーをポリシリコン240の上面よりわずかに低くする。112は完全に除去されている。removed.【0013】図10および図11に示すように、ポリシリコン内部電極240の電極接触面242と単結晶エピタキシャル層の垂直ストラップ接触面252は、ポリシリコンのストラップ255によって接続される2つの表面である。ポリシリコンのストラップ255は、付着された後、層110と同じ高さまで研摩される。次に、層110をマスクとして使用して、ストラップ255の上部を酸化する。ストラップ255はストラップ酸化物層262によって保護された状態を維持する。+領域とオーム接触するストラップ導電経路を形成する働きもする。この酸化は、保護層110がはがされた後で層全体を保護し絶縁するために、酸化物層262のエッジ上に形成される「バーズ・ビーク」がストラップ255のエッジまで延びるまで続行される。したがって、カラー誘電体の厚さと、水平方向のエッチングの量と、ストラップ255の厚さとの間には相関関係がある。水平方向のエッチングの量は、バーズ・ビークがオフセット距離のエッジに達する前にストラップ255が酸化によってなくなってしまうほど大きくてはならない。前述の従来のDRAMセルでは、重要なストラップ厚さを維持するためにRIEステップのタイミング調整が必要だったのとは対照的に、このストラップ255の深さは重要ではない。critical.【0014】図11に示す酸化ステップ後に、前記ネスビット他の論文または米国特許第5242859号に例示されている従来の方法で、図13に示すように浅いトレンチ分離領域160を形成し、アクセス・トランジスタ150およびその後の相互接続を形成する。13,の形に浅いトレンチを形成し、このトレンチに酸化物のような誘電体を充填することによって形成することができる。shownM集積回路10の斜視図を概略的に示したものである。124に接続された、前述のトレンチを含んでいる。このセルは、トレンチに部分的に食い込むように形成された浅い酸化物分離領域160により分離され、残ったストラップ255は側面においてドレイン124と接触する埋込み接続ストラップとして機能する。240はアクセス・トランジスタのみに接触する。簡略化のため、図にはビット線、ワード線、および接点が示されていないが、当業者に周知の様々な構成を図示のトレンチとともに使用することができる。art.【0016】本発明は様々な実施例で実施できることを当業者なら容易に理解するであろう。図示の例ではN形MOS電界効果トランジスタ(FET)を示しているが、本発明は、P形FETまたはドーパントの極性に適切な変更を加えたbiCMOS技術でも実施することができる。各部の寸法は例示のためのものにすぎず、将来は各部の寸法が減少することにも留意されたい。同様に、当業者なら、他の数多くのトランジスタ構築方法、セル構造、分離、ならびにDRAMアーキテクチャに本発明を容易に適用できるはずである。herein,特許請求の範囲のみに限定されるものである。[0017]【発明の効果】本発明によりトレンチ処理が容易で経済的なトレンチ・キャパシタDRAMセルを製造する方法を提供することができた。DRAWINGS【図1】処理の初期ステップを示す、本発明に従って構築したトレンチの上部の断面図である。invention.【図2】処理の初期ステップを示す、本発明に従って構築したトレンチの上部の断面図である。invention.【図3】処理の初期ステップを示す、本発明に従って構築したトレンチの上部の断面図である。invention.【図4】処理の初期ステップを示す、本発明に従って構築したトレンチの上部の断面図である。invention.【図5】処理の初期ステップを示す、本発明に従って構築したトレンチの上部の断面図である。invention.【図6】完全なトレンチを示し、下部のドーピングを示す図である。doping.【図7】完全なトレンチを示し、下部のドーピングを示す図である。doping.【図8】完全なトレンチを示し、下部のドーピングを示す図である。doping.【図9】完全なトレンチを示し、下部のドーピングを示す図である。doping.【図10】トレンチの内部電極と隣接区域との接点の形成を示す図である。trench.【図11】トレンチの内部電極と隣接区域との接点の形成を示す図である。trench.【図12】DRAMチップの斜視図である。chip.【図13】DRAMセルの概略断面図である。DRAMセルの製造方法。酸化物、窒化物及び酸化物の層をマスクとして使用して前記ストラップの上面を酸化して、ストラップ酸化物層のエッジが少なくとも前記上部トレンチ側壁まで延びるストラップ酸化物層を形成するステップを含むことを特徴とする、請求項1に記載の方法。1.【請求項3】前記ストラップを形成する前記ステップが、前記トレンチの領域と部分的に重なるように、前記ストラップ深さより大きい深さを有する分離領域を形成し、前記ストラップの一部を除去するステップを含むことを特徴とする、請求項1に記載の方法。1.【請求項4】前記第1の極性とは逆の第2の極性のドーパントを前記最終トレンチ底部に注入し、このドーパントを拡散させて埋込み拡散プレート領域を形成するステップをさらに含むことを特徴とする、請求項1に記載の方法。