係わり、特に、記憶したデータを電気的に一括して消去すること可能なフラッシュEEPROMとその消去方法に関する。[0002]【従来の技術】フラッシュEEPROMを構成するメモリセルは、スタック構造のフローティングゲートとコントロールゲートとを有するトランジスタによって構成されている。このフラッシュEEPROMにデータを書込む場合、コントロールゲートとドレインに書込み電圧を印加してチャネルにホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入する。このフラッシュEEPROMに記憶されたデータを消去する場合、例えばソースに高電圧を印加して、フローティングゲートとソース間に高電界を発生させ、フローティングゲートに捕獲された電子をトンネル現象によってソースに放出させている。released.【0003】上記消去時に問題となるのは、メモリセルの閾値電圧が負となる過消去である。過消去状態のセル(以下、過消去セルと称す)が発生した場合、そのセルは非選択状態でもオン状態となっている。このため、過消去セルが接続されたビット線に“0”データを記憶したオフ状態のセルが接続されている場合、そのセルを選択してもデータを正しく読み出すことができない。この過消去を防止するため、消去とベリファイを繰り返し実行し、最も消去の遅いセルの閾値電圧が所望の電圧以下となった時点で消去を終了するインテリジェント消去と称する消去方法が使用されている。used.【0004】しかし、フラッシュEEPROMにおける消去後の閾値電圧の分布幅は2V以上であり、閾値電圧の分布が1V以内に収束する紫外線消去の場合と比較してかなり大きい。このため、読み出し電圧の最低値が制限され、特に、読み出し電圧の低電圧化に対する制約となっている。セルの微細化に伴い製造プロセスばらつきが増大することが予想され、消去のばらつきを削減する工夫が必要となっている。erasing.【0005】ところで、上記消去後の閾値電圧の分布幅をさらに縮めるため、インテル社によってコンパクション・シーケンスが提案されている。このコンパクション・シーケンスは、図11に示すように、消去後、過消去セルを検出する(S21〜S23)。この結果、過消去セルがある場合、閾値電圧の分布幅を縮小するコンパクションが実行される(S24)。なっているか否かをチェックするものである(S32、S33)。S26)、この動作を全てのセルに対して実行する。このコンパクション・シーケンスによれば、消去後の閾値電圧の分布幅を縮小できる。erasure.【0006】図13は、上記ウィーク・プログラムにおける書き込み特性のゲート電圧依存性を示している。同図から明らかなように、書き込み後のセルの閾値電圧は、書き込み時のゲート電圧に依存して収束する。したがって、ゲート電圧を低く設定することにより、過消去セルの閾値電圧を正に戻す程度の再書き込みを行うことが可能である。[0007]【発明が解決しようとする課題】ところで、上記従来のフラッシュEEPROMの問題は、非選択状態のワード線に最低でも0V以上の電圧が印加されてしまうことである。state.このため、過消去セルがいずれかのビット線に接続されている場合、その過消去セルを識別することが困難である。したがって、従来方式の場合、ビット線に接続された過消去セルを検出した場合、そのビット線に接続された全てのセルに対してウィーク・プログラムを行い。disappeared,過消去セルが無くなるまで、この動作を繰り返している。operation.【0008】しかし、従来方式の場合、次のような懸念が生じる。(1)過消去セル以外の正常な閾値電圧のセルに対してもウィーク・プログラムが行われるため、正常なセルの閾値電圧が上昇し過ぎ、消去不足状態となってしまう。対するウィーク・プログラム時間の占める割合が無視できないほど大きくなる。ignored.【0010】このことからも理解できるように、従来方式はもともと消去分布幅が目的とする分布幅とさほどずれていない場合にしか適用できないものである。過消去セルの割合が非常に少なく、しかも、過消去セルの閾値電圧がそれ程大きく負となっていないことを前提とするものである。したがって、現状の読み出し時の電圧が5Vであり、比較的広い閾値電圧の分布幅が許される場合は、上記従来方式で十分である。電源電圧が低電圧化され、例えば3Vとなった場合を考えると、消去後の閾値電圧の上限をさらに下げることが必要であり、コンパクション後の閾値電圧の分布幅を一層狭める必要がある。現状の消去直後の分布を前提とすると、消去後の閾値電圧の上限を下げるためにはこれまで以上に多くの過消去セルを再書き込みしなければならず、従来方式では、コンパクションにかかる時間の増大を招くばかりでなく、過消去セル以外の正常なセルが消去不足状態に戻ってしまい、再消去が必要となることも考えられ、コンパクション・シーケンスの複雑化を招く可能性を有している。その消去方法を提供しようとするものである。voltageせるウィーク・プログラムを行うことを特徴とする。非選択ワード線を負の電圧とし、選択されている過消去状態のメモリセルに通常の書き込み電圧より低い電圧を供給し、閾値電圧を僅かに上昇させるウィーク・プログラムを行うことを特徴とする。僅かに上昇させる工程とを具備し、前記過消去ベリファイ時の前記選択ワード線の電圧と前記ウィーク・プログラム時の選択ワード線の電圧を同一とすることを特徴とする。圧を前記過消去メモリセルに印加し、過消去メモリセルの閾値電圧を僅かに上昇させる工程とを具備し、前記過消去ベリファイ時の前記選択ワード線の電圧と前記ウィーク・プログラム時の選択ワード線の電圧を同一とすることを特徴とする。cell,非選択の行線に負の電圧を設定して前記メモリセルの一つを選択するロウデコーダと、前記列線に接続され、前記過消去ベリファイモード時に前記ロウデコーダにより選択されたメモリセルから読みされた電圧を検出し、この電圧とリファレンス電圧とを比較するセンスアンプと、前記センスアンプにより過消去状態のメモリセルが検出された場合、非選択ワード線を負の電圧として、通常の書き込み電圧より低い電圧を過消去状態のメモリセルに印加し、閾値電圧を僅かに上昇させるウィーク・プログラム回路とを具備し、前記過消去ベリファイ時に選択された行線の電圧と前記ウィーク・プログラム時に選択された行線の電圧を同一とすることを特徴とする。[0014]【作用】すなわち、この発明において、ブロックに属する複数のメモリセルの記憶データを一括して消去した後、メモリセルのデータを1ビットずつベリファイする。この結果、ブロック内の全てのメモリセルが消去状態である場合、さらに、1ビットずつベリファイし、過消去状態のメモリセルを検出する。この結果、過消去状態のメモリセルを検出した場合、そのメモリセルに対して通常の書き込み電圧より低い電圧を印加して閾値電圧を僅かに上昇させるウィーク・プログラムを実行する。cell.前記各ベリファイ時及びウィーク・プログラム時に選択ワード線を正の電圧とし、非選択ワード線を負の電圧とすることにより、非選択ワード線に接続された過消去状態のメモリセルに影響を受けることがない。1本のビット線に接続された全メモリセルに対してウィーク・プログラムを行う必要がない。したがって、短時間のうちに効率よくベリファイ及びウィーク・プログラムを行うことができる。[0015]【実施例】以下、この発明の実施例について図面を参照して説明する。概略的に示すものである。shown)EEPROMセルがロウ方向、カラム方向にマトリクス状に配置されている。このメモリセルアレイ11は図示せぬ複数のブロックに分割されており、このブロックに属する複数のメモリセルは一括して消去されるようになっている。11,及びカラムデコーダ13が接続されている。16が接続されている。18が接続されている。18はデータの書込みモード、消去モード、データ消去後に閾値電圧をベリファイする消去ベリファイモード、ウィーク・プログラムモード等を設定するモード設定信号を発生するものである。16はモード設定信号発生回路18から供給されるモード設定信号に応じて、ロウデコーダ12に供給する電圧を切換える。この内部電圧制御回路16は、後述する電圧発生回路を含み、この電圧発生回路はウィーク・プログラムモード時に通常の書き込み電圧より低い電圧を生成し、ロウデコーダ12に供給する。12.【0016】前記カラムデコーダ13にはモード切換え回路19が接続されている。19には読み出し電圧発生回路(RDVG)20によって発生された読み出し電圧、及び電源電圧Vccが供給されるとともに、モード設定信号発生回路18が接続されている。18から供給されるモード設定信号に応じて、カラムデコーダ13に供給する電圧を切換える。13.【0017】図2は、図1の一部を具体的に示すものである。メモリセルアレイ11において、EEPROMからなる複数のメモリセルMCはマトリクス状に配列されている。各行には前記ローデコーダ12に接続されたワード線WL1、WL2〜WLnが配置され、各列にはビット線BL1、BL2〜BLnが配置されている。同一行に配置された複数のメモリセルMCの各コントロールゲートはその行に配置されたワード線に接続され、各ソースはソース線Sに共通接続されている。同一列に配置された複数のメモリセルMCのドレインはその列に配置されたビット線に接続されている。nのソースに接続されている。nの各ゲートは前記カラムデコーダ13に接続され、各ドレインはNチャネルトランジスタ22のソースに接続されている。22,ドレインは負荷(L)23を介して電源Vccに接続されている。(L)23の接続ノードn1はセンスアンプ24の一方入力端に接続されている。このセンスアンプ24の他方入力端にはリファレンス電圧を発生するためのリファレンス電圧発生回路(RVG)25が接続され、出力端にはインバータ回路26が接続されている。terminal.【0018】図3は、前記ロウデコーダ12を示すものである。27,28、メインデコーダ29によって構成されている。プリデコーダ回路27、28はアドレス信号をデコードするものであり、これらプリデコーダ回路27、28の出力信号はメインデコーダ回路29に供給される。supplied.【0019】図4は、前記メインデコーダ29を示すものである。suppliedS型NAND回路31と、このNAND回路31の出力信号を反転するCMOS型インバータ回路32と、前記各ワード線WL1〜WLnにそれぞれ2個ずつ接続されたトランスファーゲートT1、T2によって構成されている。NANDゲート31の出力信号に応じてプリデコーダ27のデコード出力信号もしくは内部電源SWLの電圧を対応するワード線に出力する。31.【0020】前記各トランスファーゲートT1は並列接続されたNチャネルMOSトランジスタ33、PチャネルMOSトランジスタ35とによって構成され、各NチャネルMOSトランジスタ33のゲートは前記インバータ回路32の出力端に接続され、各PチャネルMOSトランジスタ35のゲートは前記NAND回路31の出力端に接続されている。WL1〜WLnにそれぞれ接続されている。L1~WLn.【0021】前記各トランスファーゲートT2は並列接続されたNチャネルMOSトランジスタ34、PチャネルMOSトランジスタ36とによって構成されている。31の出力端に接続されている。各PチャネルMOSトランジスタ35のゲートは前記NAND回路31の出力端に接続されている。各トランスファーゲートT2の一端には内部電源SWLが供給され、各トランスファーゲートT2の他端は各ワード線WL1〜WLnにそれぞれ接続されている。ワード線を非選択とする場合は0Vになる。WLとなり、消去モード以外の時には0Vとなる。line(5V)が供給され、選択されたビット線には読み出し電圧発生回路20で発生される例えば1V程度の読み出し電圧がそれぞれ供給される。(12V)が供給され、選択されたビット線にも高電圧がそれぞれ供給される。WLがそれぞれ供給される。この状態で、全てのビット線は例えばフローティング状態とされる。example.【0024】図5は、この発明に係わる消去シーケンスを示すものである。自動消去開始する場合、メモリセルには上述したような消去状態のバイアス電圧が例えば10ms印加され、ブロックに属する複数のメモリセルは一括して消去される(S1)。この発明では、消去前に書き込みを行わない。この点は従来方式の消去前に書き込みを行う場合と大きく相違する。消去前に書き込みを行わない理由は、消去前に各セルのデータが揃っていないためであり、消去後の分布幅の広がりは消去後のウィーク・プログラムによって縮小可能だからである。erasing.【0025】この後、上記消去が終了した後、1ビットずつベリファイを行う(S2)。このとき、非選択ワード線を負の電位にバイアスすることにより、同一ビット線に接続される複数のセルの中に過消去セルが存在していても、選択されたセルの閾値電圧を正確にモニタできる。非選択セルの影響を排除することができるため、過消去セルを正確に認知できる。このベリファイ及び消去の繰り返しは、全てのセルのデータが十分に消去されるまで続けられる(S1〜S5)。(S1-S5).【0026】全てのセルのデータが十分消去されたことが確認されると、コンパクション・シーケンスに移る。sequence.このコンパクション・シーケンスでは、先ず、過消去セルのベリファイが実行される。過消去セルのベリファイにおいては、前述したように、非選択ワード線は負の電位にバイアスされ、非選択セルの中に過消去セルが存在しても、それに影響を受けないようにする。このベリファイの結果、過消去セルが検出された場合、ウィーク・プログラムが実行される(S8)。このウィーク・プログラムにおいて、選択したワード線には通常の書き込み時よりも低い電圧、例えば5Vが印加され、非選択ワード線には負の電圧、選択されたビット線には書き込み電圧またはそれと同程度の電圧を印加する。この電圧関係は、チャネルホットエレクトロンを発生し、これをフローティングゲートに注入できる電圧であれば、どのような電圧でもよい。選択されたセルは、図13に示す書き込み特性に従って、緩やかにプログラムされ、閾値電圧が上昇する。increases.【0027】上記ウィーク・プログラム終了後、再び過消去セルのベリファイが実行され(S6、S7)、過消去状態が解消されていない場合、過消去状態が解消されるまで、ウィーク・プログラム及びベリファイが実行される(S6〜S8)。ウィーク・プログラム及びベリファイの繰り返し回数に制限を設け、制限回数までに過消去が解消されない場合、そのセルを不良と判定するようにしてもよい。このような動作が最終アドレスまで実行された段階で、コンパクションが終了する。completed.【0028】また、上記ウィーク・プログラムのシーケンスが終了した後に再度、消去ベリファイモードを実行してもよい。これはウィーク・プログラムによって、閾値電圧が上昇し過ぎた過書き込みのセルを検出するためである。increased.【0029】図6は、この発明に適用されるセンスアンプ回路を示すものであり、図2と同一部分には同一符号を付す。24の非反転入力端は前記接続ノードn1に接続されている。リファレンス電圧発生回路25は、例えば前記負荷23と同様の負荷41、前記メモリセルMCと同一形状のリファレンスセル42、このリファレンスセル42のコントロールゲートに接続された電圧制御回路43によって構成されている。n2に接続されている。前記負荷41はPチャネルトランジスタによって構成され、このトランジスタの相互コンダクタンスgmは、負荷23を構成するPチャネルトランジスタの相互コンダクタンスの例えばm倍(m≧1)に設定されている。generate.【0030】上記構成において、センスアンプ回路の動作について説明する。1/mになった場合と等価である。cell)と、書き込み状態のセル(オフセル)は、それぞれ所定の閾値分布を有している。傾きを1/mにすることと等価である。あれば、選択されたセルはオフ状態であると判定する。図7から明らかなように、ゲート電圧が高いほどオフセルを判別することが困難となり、ゲート電圧が低いほどオンセルを判別することが困難となる。特性は、負荷23、41の相互コンダクタンスgmを変えることなく設定することもできる。リファレンスセル42の相互コンダクタンスgmの傾きをメモリセルの相互コンダクタンスgmの1/mとしてもよい。リファレンスセル42のチャネル長をメモリセルのm倍とする。42のチャネル幅をメモリセルの1/mとする。above(1)(2)を組合わせる。メモリセルと同一形状のトランジスタをm個直列接続する。等の方法が考えられる。considered.【0033】図8は、図6に示すセンスアンプ回路の変形例を示すものである。41の相互コンダクタンスgmは等しく設定され、電圧制御回路44は電圧Vg−ΔVを発生する。電圧制御回路44はメモリセルMCの電圧VgよりΔVだけ低い電圧を発生する。deltaVだけ高くした状態となる。V.【0034】図9に示すようなリファレンス電流の設定は、リファレンスセル42とメモリセルMCのコントロールゲートに印加する電圧を変えなくとも実現できる。MC.すなわち、リファレンス電流の傾きを変えずにリファレンスセル42の閾値電圧をΔVだけ高くできる手段であればよい。リファレンスセル42に対して僅かに書き込みを行い、本来の閾値電圧よりもΔVだけ閾値電圧を上昇させる。リファレンスセル42は消去状態とし、消去状態のメモリセルの閾値電圧の上限をリファレンスセル42の閾値電圧よりもΔVだけ下げる。上記(1)(2)を組合わせる。considered.【0035】さらに、図6、図8に示すセンスアンプ回路を組合わせて使用することも可能である。is,両負荷の相互コンダクタンス比を変えるとともに、リファレンスセルのコントロールゲートに印加する電圧を変えたセンスアンプ回路とすることも可能である。cell.【0036】図5に示すシーケンスを実現するための各種ベリファイは、図6、図8に示すセンスアンプ回路を用いて実現することが可能である。消去ベリファイでは、図8に示すセンスアンプ回路が有効である。オンセルの閾値電圧分布の上限に対応するセル電流Icellと同一となるように設定すればよい。=0とすれば、リファレンスセルの閾値電圧がオンセルの閾値分布の上限より若干高い電圧となる。43と通常より低く設定することにより、オンセルの閾値分布の上限をベリファイ時のワード線の電圧以下に設定することができる。8に示すセンスアンプ回路のいずれもが有効である。8に示すセンスアンプ回路を過消去ベリファイに適用する場合、リファレンス電流をコンパクション後のオンセルの閾値分布の下限に一致させる。消去ベリファイの場合と比較して、電圧制御回路44はΔVを若干高い電圧V1に設定する。この状態により、消去ベリファイによってオンセルの閾値電圧分布の上限を決定する。この後、電圧制御回路44から出力される電圧Vg−ΔVのうちΔVを若干高い電圧V1とする。この状態において、過消去ベリファイを行い、消去ベリファイ時よりもV1以上閾値電圧が低いメモリセルは過消去状態と判断し、ウィーク・プログラムを行う。このシーケンスを繰返すことにより、コンパクションの後、閾値電圧の分布幅は前記電圧V1以内となる。5に示すシーケンスに従って動作させる場合、負荷41を構成するトランジスタのgmを、負荷23を構成するトランジスタのgmの例えばm倍(m<1)に設定すればよい。方が大きな電流となる。したがって、オンセルの閾値電圧分布の下限はリファレンスセルの閾値電圧よりも低めにベリファイされる。cell.【0041】なお、前記gmの比率をm≦1とすることも可能である。自体を増加できければよい。Irefの傾きがセル電流Icellより急峻となる。これを実現するには、過消去ベリファイ時にリファレンスセルの個数を増加したり、チャネル幅の広いトランジスタに切換える等の方法が考えられる。considered.【0042】図10は、電圧発生回路50を示すものであり、この電圧発生回路50は例えば前記電圧制御回路43、44に適用される。Vccが供給される電源端子51と接地間にはPチャネルトランジスタ52、抵抗R1、R2が接続されている。53の反転入力端に接続されている。供給され、出力端は前記トランジスタ52のゲートに接続されている。