その結果、n型の導電領域を電流が流れることで、良好なオン電流を得ることができる。性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であること、さらに好ましくは1×1013/cm3未満であることを指す。シリコン、および主成分以外の金属元素は不純物となる。水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。0121実質的に真性な酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい値電圧がマイナスとなる電気特性になることが少ない。用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。用いたトランジスタは、オフ電流を非常に低くすることが可能となる。温(25°C程度)にて1×10−18A以下、好ましくは1×10−21A以下、さらに好ましくは1×10−24A以下、または85°Cにて1×10−15A以下、好ましくは1×10−18A以下、さらに好ましくは1×10−21A以下とすることができる。トランジスタが非導通状態とは、nチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも小さい状態をいう。0123なお、上述の3層構造は一例である。半導体406aまたは半導体406cのない2層構造としても構わない。半導体406aの上もしくは下、または半導体406cの上もしくは下に、半導体406a、半導体406bおよび半導体406cとして例示した半導体のいずれか一を有する4層構造としても構わない。体のいずれか一を有するn層構造(nは5以上の整数)としても構わない。0124次に、トランジスタ490、トランジスタ491aおよびトランジスタ491bの間の接続、および配置について説明する。0125導電体470eには、高電源電位VDDが供給される。導電体470eと導電体470bは同じ層で形成されている。電体470eは、導電体を介して、トランジスタ491aのソース(領域402a)及びトランジスタ491bのソース(領域402c)と接続されている。導電体を介して、トランジスタ490のソース(導電体416b)と接続されている。電体480aは信号Zを出力する出力部である。導電体480aは、導電体を介して、トランジスタ490のドレイン(導電体416a)と接続される。導電体480bは信号Aが入力される入力部である。導電体480bは、導電体を介して、トランジスタ490のゲート(導電体420)と接続される。導電体480cは信号Bが入力される入力部である。導電体480cは、導電体を介して、トランジスタ490のゲート(導電体421)と接続される。0126トランジスタ491aのゲート(導電体422a)と、トランジスタ490のゲート(導電体420)とは、第1接続部を介して、電気的に接続される。トランジスタ491bのゲート(導電体422b)と、トランジスタ490のゲート(導電体421)とは、第2接続部を介して、電気的に接続される。トランジスタ490のドレイン(導電体416a)と、トランジスタ491aのドレイン(領域402b)と、トランジスタ491bのドレイン(領域402d)と、は電気的に接続される。0127第1接続部は、図4では導電体475a、476a、470c、および/または476bである。第2接続部は、導電体475bである。図40128本明細書において、導電体Aと導電体Bの接続部とは、導電体Aと導電体Bを接続する部位をいう。導電体Aと導電体Bが直接接続される場合、導電体Aと導電体Bが接触する領域は接続部である。導電体Aと導電体Bが、導電体Cおよび/または導電体Dを介して接続される場合、導電体Cおよび/または導電体Dは接続部である。在する方向と、は概ね平行である。域と、は当該方向に並んで位置する。0131トランジスタにおいて、ゲートは、ソース、チャネル形成領域、またはドレインを含む領域を横断するように配置される。この横断する方向にゲートは延在するという。ゲートが延在する方向をチャネル幅方向という。トランジスタにおいて電流が流れる方向をチャネル長方向という。チャネル長方向とチャネル幅方向とは概ね垂直である。面図の場合、チャネル幅方向はB1−B2線の方向であり、チャネル長方向はA1−A2線の方向である。図20132トランジスタ491aのチャネル幅方向と、トランジスタ491bのチャネル幅方向と、は概ね平行である。域と、はチャネル幅方向に並んで位置する。0134その結果、トランジスタ491aとトランジスタ491bは、互いの接続部を含めて、より小さい領域に配置できる。0135トランジスタ490のチャネル形成領域は、上面から見て、第1接続部と第2接続部に挟まれて配置される。その結果、トランジスタ490は、第1接続部と第2接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。在する方向と、トランジスタ490のゲート(導電体420)が延在する方向と、トランジスタ490のゲート(導電体421)が延在する方向と、は概ね平行である。0137トランジスタ490の領域Aと、トランジスタ490の領域Bと、トランジスタ491aのチャネル形成領域と、トランジスタ491bのチャネル形成領域と、は、上面から見て、第1接続部と第2接続部に挟まれて配置される。0138その結果、トランジスタ491aとトランジスタ491bとトランジスタ490は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル502の面積をより小さくすることが可能となる。0139上述したようにセル502を配置することで、トランジスタ490のチャネル幅を、トランジスタ491aやトランジスタ491bのチャネル幅より大きくしても、セル502の面積が増加しない場合がある。これは、トランジスタ491aとトランジスタ491bをチャネル幅方向に並べ、その上方にトランジスタ490を積層しているためである。トランジスタ490のチャネル幅は、トランジスタ491aやトランジスタ491bのチャネル幅の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下とすればよい。0140トランジスタ490のチャネル幅を、トランジスタ491aやトランジスタ491bのチャネル幅より大きくすることで、セル502の遅延時間を短くして、動作性能を向上することができる場合がある。効果移動度よりも小さい場合、セル502の動作性能を向上でき、有効である。0141次に、図3および図4に示すセル502の断面構造について、さらに詳細に説明する。図3図40142基板400は、単結晶シリコン基板を用いるものとして説明する。シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用いた半導体基板であってもよい。ガラス基板であってもよい。半導体基板やガラス基板上に半導体素子が形成された素子基板であってもよい。0143絶縁体432は過剰酸素を含む絶縁体であると好ましい。過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出することができる酸化シリコンである。絶縁体432は酸素透過性を有する絶縁体とすればよい。縁体432は、当該絶縁体上の半導体よりも酸素透過性の高い絶縁体とすればよい。0145過剰酸素を含む絶縁体は、当該絶縁体上の半導体中の酸素欠損を低減させる機能を有する場合がある。半導体中で酸素欠損は、DOSを形成し、正孔トラップなどとなる。酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。従って、半導体中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。0146絶縁体442は、トランジスタ491a、491bとトランジスタ490と、の間に設けられる。絶縁体442としては、例えば、アルミニウムを含む酸化物、例えば酸化アルミニウムを用いる。度が3.2g/cm3未満の酸化アルミニウムは、特に水素をブロックする機能が高いため好ましい。結晶性の低い酸化アルミニウムは、特に水素をブロックする機能が高いため好ましい。水素を外部から供給することでシリコンのダングリングボンドを低減させることができるため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む絶縁体をSiトランジスタの近傍に配置し、加熱処理を行うことで、該水素を拡散させて、Siトランジスタに供給しても構わない。原子数換算)を放出することもある。0149ところで、水素を含む絶縁体から拡散した水素は、絶縁体442が水素をブロックする機能を有するため、トランジスタ490まで到達する水素は僅かとなる。装置の性能および信頼性を高めるために重要な意味を持つ。0150一方、例えば、トランジスタ490に外部から酸素を供給することで、酸化物半導体の酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。熱処理を行うことで、該酸素を拡散させて、トランジスタ490に供給しても構わない。ここでは、絶縁体432に過剰酸素を含む絶縁体を用いる。0151拡散した酸素は、各層を介してSiトランジスタまで到達する場合があるが、絶縁体442が酸素をブロックする機能を有するため、Siトランジスタまで到達する酸素は僅かとなる。シリコン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体442によって酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。0152トランジスタ490上に絶縁体452を有すると好ましい。絶縁体452は、酸素および水素をブロックする機能を有する。絶縁体452は、例えば、絶縁体442についての記載を参照する。体406cよりも、酸素および水素をブロックする機能が高い。0153半導体装置が絶縁体452を有することで、酸素がトランジスタ490から外方拡散することを抑制できる。従って、絶縁体432などに含まれる過剰酸素(酸素)の量に対して、トランジスタ490へ効果的に酸素を供給することができる。物をブロックするため、不純物の混入によってトランジスタ490の電気特性が劣化することを抑制できる。0154なお、便宜上、絶縁体442および/または絶縁体452をトランジスタ490と区別して説明したが、トランジスタ490の一部であっても構わない。0155なお、本実施の形態において、トランジスタ490は、一例として、チャネル形成領域などにおいて、酸化物半導体を用いることができるが、本発明の一態様は、これに限定されない。トランジスタ490は、チャネル形成領域やその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Si(シリコン)、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、などを有する材料で形成してもよい。0156例えば、本明細書等において、様々な基板を用いて、トランジスタ490などのトランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックがある。一例としては、アクリル等の合成樹脂などがある。ポリ塩化ビニルなどがある。一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。力化、又は回路の高集積化を図ることができる。0157また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。0158つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。0159上述した半導体装置(セル)は、nチャネル型Siトランジスタを作製する必要が無いため、nチャネル型Siトランジスタを作製する工程が不要となり、製造コストを低減できる場合がある。0160次に、本発明の一態様に係る半導体装置(セル)の別の構成の一例を、図6及び図7を参照して、説明する。図6図70161なお、図6及び図7では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。図6図70162図6は、図1(C)に示したセル502の構成の一例を示す上面図であり、図6(A)には、信号A,B及びZの入出力部を含む領域の上面図を示し、図6(B)には、トランジスタ490を含む領域の上面図を示し、図6(C)には、トランジスタ491a、491bを含む領域の上面図を示す。図6(B)では半導体406cのハッチングパターンを省略して示す。図1図60163図7は、セル502の構成の一例を示す断面図である。図6(C)の一点鎖線B1−B2で切断した断面を示す。図6図70164図6および図7に示すセル502は、トランジスタ490、トランジスタ491aおよびトランジスタ491bを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図1(C)に示した回路を構成している。ここでは、一例として、トランジスタ490に酸化物半導体トランジスタを用い、トランジスタ491aおよび491bにpチャネル型Siトランジスタを用いるものとして説明する。図1図6図70165より具体的には、図6および図7に示すセル502は、基板400と、トランジスタ491aおよびトランジスタ491bと、トランジスタ491aおよび491b上の絶縁体460と、絶縁体460上の導電体471a乃至471dと、絶縁体460および導電体471a乃至471d上の絶縁体461と、絶縁体461上の絶縁体442と、絶縁体442上のトランジスタ490と、トランジスタ490上の絶縁体452と、絶縁体452上の絶縁体462と、絶縁体462上の導電体470a乃至470dと、絶縁体462および導電体470a乃至470d上の絶縁体464と、絶縁体464上の導電体480a乃至480cと、を有する。絶縁体464および導電体480a乃至480c上には、さらに1層もしくは複数層の絶縁体および導電体が設けられていても良い。該開口部に導電体設けられている。図6図70166図6および図7に示すように、セル502では、トランジスタ490が設けられている層と、トランジスタ491aおよび491bが設けられている層とは、互いに重なるように設けられている。することで、セル502を縮小することができる。トランジスタ490と、トランジスタ491aまたは491bと、を互いに重ねて配置してもよい。することで、セル502を縮小することができる。図6図70167図6および図7に示すセル502に含まれるトランジスタ491a、491bは、図2乃至図4に示すセル502に含まれるトランジスタ491a、491bと同じ構造を有する。よって、図2乃至図4に示すトランジスタ491a、491bの説明を適宜参照することができる。図2図4図6図70168図6および図7に示すトランジスタ490は、図2乃至図4に示すトランジスタ490と同じ構造を有する。よって、図2乃至図4に示すトランジスタ490の説明を適宜参照することができる。図2図4図6図70169トランジスタ490、トランジスタ491aおよびトランジスタ491bの間の接続、および配置について説明する。0170導電体471bには、高電源電位VDDが供給される。導電体471bと導電体470bは異なる層で形成されている。導電体471bは、導電体を介して、トランジスタ491aのソース(領域402a)及び491bのソース(領域402c)と接続されている。導電体470bは、導電体を介して、トランジスタ490のソース(導電体416b)と接続されている。導電体480aは信号Zを出力する出力部である。導電体480aは、導電体を介して、トランジスタ490のドレイン(導電体416a)と接続される。導電体480bは信号Aが入力される入力部である。電体420)と接続される。導電体480cは信号Bが入力される入力部である。導電体480cは、導電体を介して、トランジスタ490のゲート(導電体421)と接続される。電源電位VDDおよびVSSが供給される構成であるのに対し、図6および図7に示すセル502は、異なる層からなる導電体471bおよび470bに、電源電位VDDおよびVSSが供給される構成である。至図4に示すセル502と比較して、セル面積を縮小することができる。図4に示すセル502は、図6および図7に示すセル502と比較して、導電体を形成する層の数が少ないため、製造工程を減らすことができる。図2図4図6図70172トランジスタ491aのゲート(導電体422a)と、トランジスタ490のゲート(導電体420)とは、第1接続部を介して、電気的に接続される。トランジスタ491bのゲート(導電体422b)と、トランジスタ490のゲート(導電体421)とは、第2接続部を介して、電気的に接続される。トランジスタ490のドレイン(導電体416a)と、トランジスタ491aのドレイン(領域402b)と、トランジスタ491aのドレイン(領域402d)と、は電気的に接続される。0173第1接続部は、導電体475a、471c、476a、470c、及び/または476bである。第2接続部は、導電体475b、471d、及び/または477aである。在する方向と、は概ね平行である。域と、は当該方向に並んで位置する。0176トランジスタ491aのチャネル幅方向と、トランジスタ491bのチャネル幅方向と、は概ね平行である。域と、はチャネル幅方向に並んで位置する。0178その結果、トランジスタ491aとトランジスタ491bは、互いの接続部を含めて、より小さい領域に配置できる。0179トランジスタ490のチャネル形成領域は、上面から見て、第1接続部と第2接続部に挟まれて配置される。その結果、トランジスタ490は、第1接続部と第2接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。在する方向と、トランジスタ490のゲート(導電体420)が延在する方向と、ゲート(導電体421)が延在する方向と、は概ね平行である。0181トランジスタ490の領域Aと、トランジスタ490の領域Bと、トランジスタ491aのチャネル形成領域と、トランジスタ491bのチャネル形成領域と、は、上面から見て、第1接続部と第2接続部に挟まれて配置される。0182その結果、トランジスタ491aとトランジスタ491bとトランジスタ490は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル502の面積をより小さくすることが可能となる。0183上述したようにセル502を配置することで、トランジスタ490のチャネル幅を、トランジスタ491aやトランジスタ491bのチャネル幅より大きくしても、セル502の面積が増加しない場合がある。これは、トランジスタ491aとトランジスタ491bをチャネル幅方向に並べ、その上方にトランジスタ490を積層しているためである。トランジスタ490のチャネル幅は、トランジスタ491aやトランジスタ491bのチャネル幅の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下とすればよい。0184トランジスタ490のチャネル幅を、トランジスタ491aやトランジスタ491bのチャネル幅より大きくすることで、セル502の遅延時間を短くして、動作性能を向上することができる場合がある。界効果移動度よりも小さい場合、セル502の動作性能を向上でき、有効である。0185次に、本発明の一態様に係る半導体装置(セル)の別の構成の一例を、図8及び図9を参照して、説明する。図8図90186なお、図8及び図9では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。図8図90187図8は、図1(D)に示したセル503の構成の一例を示す上面図であり、図8(A)には、信号A,B及びZの入出力部を含む領域の上面図を示し、図8(B)には、トランジスタ492を含む領域の上面図を示し、図8(C)には、トランジスタ493a、493bを含む領域の上面図を示す。図8(B)では半導体406cのハッチングパターンを省略して示す。図1図80188図9は、セル503の構成の一例を示す断面図である。図8(C)の一点鎖線B1−B2で切断した断面を示す。図8図90189図8および図9に示すセル503は、トランジスタ492、トランジスタ493aおよびトランジスタ493bを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図1(D)に示した回路を構成している。ここでは、一例として、トランジスタ492に酸化物半導体トランジスタを用い、トランジスタ493aおよび493bにpチャネル型Siトランジスタを用いるものとして説明する。図1図8図90190より具体的には、図8および図9に示すセル503は、基板400と、トランジスタ493aおよびトランジスタ493bと、トランジスタ493aおよび493b上の絶縁体460と、絶縁体460上の絶縁体442と、絶縁体442上のトランジスタ492と、トランジスタ492上の絶縁体452と、絶縁体452上の絶縁体462と、絶縁体462上の導電体470a乃至470eと、絶縁体462および導電体470a乃至470e上の絶縁体464と、絶縁体464上の導電体480a乃至480cと、を有する。体464および導電体480a乃至480c上には、さらに1層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体460、442、432、452、462、及び464には、適宜開口部が設けられ、当該開口部に導電体設けられている。図8図90191図8乃至図9に示すように、トランジスタ492が設けられている層と、トランジスタ493aおよび493bが設けられている層とは、互いに重なるように設けられている。することで、セル503を縮小することができる。トランジスタ492と、トランジスタ493aまたは493bと、を互いに重ねて配置してもよい。することで、セル503を縮小することができる。図8図90192図8および図9に示すセル503に含まれるトランジスタ493a、493bは、図2乃至図4に示すセル502に含まれるトランジスタ491a、491bの説明を適宜参照することができる。図2図4図8図90193図9に示す、トランジスタ492の構造について説明する。体411と、絶縁体411上の導電体420と、を有する。図90195導電体421は、トランジスタ492の第2ゲートとしての機能を有する。絶縁体432は、トランジスタ492のゲート絶縁体としての機能を有する。導電体416aおよび導電体416bは、トランジスタ492のソースおよびドレインとしての機能を有する。絶縁体411は、トランジスタ492のゲート絶縁体としての機能を有する。導電体420は、トランジスタ492の第1ゲートとしての機能を有する。半導体406bはチャネル形成領域としての機能を有する。0196図8および図9に示すように、トランジスタ492において、上面から見て、半導体406bが有する、導電体416aと導電体416bとに挟まれた領域(または、チャネル形成領域)は、導電体421と重なり、かつ、導電体420によって覆われる。図8図90197トランジスタ492は、2つのトランジスタを並列に接続した回路と同等の機能を有する。成領域において重なっているため、ゲートが同じ層の導電体で構成された2つのトランジスタを並列に接続した回路より面積を小さくすることができる。0198トランジスタ492が有する互いに重なる2つのゲートは、それぞれ信号を入力するための接続部(図示せず)を有する。域を挟んで両側に配置されても良い。その結果、トランジスタ492は、接続部をチャネル形成領域に近接して配置でき、接続部を含めて小さい領域に配置できるため、好ましい。0199トランジスタ492のゲート絶縁体としての機能を有する絶縁体432と、絶縁体411と、は同程度の膜厚であることが好ましい。その結果、トランジスタ492を導通状態とするために必要な導電体421に印加する電圧と、導電体420に印加する電圧と、を同程度とすることができる。絶縁体432の膜厚は絶縁体411の膜厚の1/10以上10倍以下、好ましくは1/5以上5倍以下、さらに好ましくは1/2以上2倍以下である。0200導電体420は、半導体406bをチャネル幅方向に電気的に取り囲んだ構造となっており、半導体406bを上面だけでなく側面も取り囲んだ構造(s−channel構造)となっている。その結果、トランジスタ492のサブスレッショルドスイング値を小さくすることができ、短チャネル効果を抑制することができる。酸化物半導体トランジスタの特性や、s−channel構造を有するトランジスタの特性については、トランジスタ490の説明を適宜参照することが出きる。0201次に、トランジスタ492、トランジスタ493aおよびトランジスタ493bの間の接続、および配置について説明する。0202導電体470eには、高電源電位VDDが供給される。導電体470eと導電体470bは同じ層で形成されている。体416b)と接続されている。導電体480aは信号Zを出力する出力部である。導電体480bは信号Aが入力される入力部である。体を介して、トランジスタ492のゲート(導電体420)と接続される。導電体480cは信号Bが入力される入力部である。導電体480cは、導電体を介して、トランジスタ492のゲート(導電体421)と接続される。0203トランジスタ493aのゲート(導電体422a)と、トランジスタ492のゲート(導電体420)と、は第1接続部を介して、電気的に接続される。トランジスタ493bのゲート(導電体422b)と、トランジスタ492のゲート(導電体421)と、は第2接続部を介して、電気的に接続される。トランジスタ492のドレイン(導電体416a)と、トランジスタ493aのドレイン(領域402a)と、は電気的に接続される。トランジスタ493aのソースとトランジスタ493bのドレインと、は領域402bを共有し、電気的に接続される。0204第1接続部は、導電体475a、476a、470c、及び/または476bである。第2接続部は、導電体475bである。在する方向と、は概ね平行である。域と、は当該方向に並んで位置する。0207トランジスタ493aのチャネル幅方向と、トランジスタ493bのチャネル幅方向と、は概ね平行である。域と、はチャネル幅方向に並んで位置する。0209その結果、トランジスタ493aとトランジスタ493bは、互いの接続部を含めて、より小さい領域に配置できる。流は、逆向きに流れてもよい。0210トランジスタ492のチャネル形成領域は、上面から見て、第1接続部と第2接続部に挟まれて配置される。その結果、トランジスタ492は、第1接続部と第2接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。在する方向と、トランジスタ492のゲート(導電体420)が延在する方向と、ゲート(導電体421)が延在する方向と、は概ね平行である。0212トランジスタ492の領域Aと、トランジスタ492の領域Bと、トランジスタ493aのチャネル形成領域と、トランジスタ493bのチャネル形成領域と、は、上面から見て、第1接続部と第2接続部に挟まれて配置される。0213その結果、トランジスタ493aとトランジスタ493bとトランジスタ492は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル503の面積をより小さくすることが可能となる。0214上述したようにセル503を配置することで、トランジスタ492のチャネル幅を、トランジスタ493aやトランジスタ493bのチャネル幅より大きくしても、セル503の面積が増加しない場合がある。これは、トランジスタ493aとトランジスタ493bをチャネル幅方向に並べ、その上方にトランジスタ492を積層しているためである。トランジスタ492のチャネル幅は、トランジスタ493aやトランジスタ493bのチャネル幅の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下とすればよい。0215トランジスタ492のチャネル幅を、トランジスタ493aやトランジスタ493bのチャネル幅より大きくすることで、セル503の遅延時間を短くして、動作性能を向上することができる場合がある。界効果移動度よりも小さい場合、セル503の動作性能を向上でき、有効である。0216次に、本発明の一態様に係る半導体装置(セル)の別の構成の一例を、図10及び図11を参照して、説明する。図1図100217なお、図10及び図11では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。図10図110218図10は、図1(D)に示したセル503の構成の一例を示す上面図であり、図10(A)には、信号A,B及びZの入出力部を含む領域の上面図を示し、図10(B)には、トランジスタ492を含む領域の上面図を示し、図10(C)には、トランジスタ493a、493bを含む領域の上面図を示す。図10(B)では半導体406cのハッチングパターンを省略して示す。図1図100219図11は、セル503の構成の一例を示す断面図である。図11左側には、図10(A)乃至図10(C)の一点鎖線A1−A2で切断した断面を示し、図11右側には、図10(A)乃至図10(C)の一点鎖線B1−B2で切断した断面を示す。図1図10図110220図10および図11に示すセル503は、トランジスタ492、トランジスタ493aおよびトランジスタ493bを有する。接続され、図1(D)に示した回路を構成している。ここでは、一例として、トランジスタ492に酸化物半導体トランジスタを用い、トランジスタ493aおよび493bにpチャネル型Siトランジスタを用いるものとして説明する。体442上のトランジスタ492と、トランジスタ492上の絶縁体452と、絶縁体452上の絶縁体462と、絶縁体462上の導電体470a乃至470dと、絶縁体462および導電体470a乃至470d上の絶縁体464と、絶縁体464上の導電体480a乃至480cと、を有する。絶縁体464および導電体480a乃至480c上には、さらに1層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体460、461、442、432、452、462、及び464には、適宜開口部が設けられ、当該開口部に導電体設けられている。図10図110222図10および図11に示すように、トランジスタ492が設けられている層と、トランジスタ493aおよび493bが設けられている層とは、互いに重なるように設けられている。することで、セル503を縮小することができる。トランジスタ492と、トランジスタ493aまたは493bと、を互いに重ねて配置してもよい。することで、セル503を縮小することができる。図10図110223図10および図11に示すトランジスタ493a、493bは、図8および図9に示すトランジスタ493a、493bと同じ構造を有する。よって、図8および図9に示すトランジスタ493a、493bの説明を適宜参照することができる。図10図11図8図90224図10および図11に示すトランジスタ492は、図8および図9に示すトランジスタ492と同じ構造を有する。よって、図8および図9に示すトランジスタ492の説明を適宜参照することができる。図10図11図8図90225トランジスタ492、トランジスタ493aおよびトランジスタ493bの間の接続、および配置について説明する。0226導電体471bには、高電源電位VDDが供給される。導電体471bと導電体470bは異なる層で形成されている。導電体471bは、導電体を介して、トランジスタ493bのソース(領域402c)と接続されている。電体416b)と接続されている。導電体480aは信号Zを出力する出力部である。電体480aは、導電体を介して、トランジスタ492のドレイン(導電体416a)と接続される。導電体480bは信号Aが入力される入力部である。電体を介して、トランジスタ492のゲート(導電体420)と接続される。導電体480cは信号Bが入力される入力部である。導電体480cは、導電体を介して、トランジスタ492のゲート(導電体421)と接続される。0227図8および図9に示すセル503は、同じ層からなる導電体470eおよび470bに、それぞれ、電源電位VDDおよびVSSが供給される構成であるのに対し、図10および図11に示すセル503は、異なる層からなる導電体471bおよび470bに、それぞれ、電源電位VDDおよびVSSが供給される構成である。図10および図11に示すセル503は、電源電位VDDおよびVSSが供給される導電体471bおよび470bを重ねて配置することで、図8および図9に示すセル503と比較して、セル面積を縮小することができる。図8および図9に示すセル503は、図10および図11に示すセル503と比較して、導電体を形成する層の数が少ないため、製造工程を減らすことができる。図10図11図8図90228トランジスタ493aのゲート(導電体422a)と、トランジスタ492のゲート(導電体420)と、は第1接続部を介して、電気的に接続される。トランジスタ493bのゲート(導電体422b)と、トランジスタ492のゲート(導電体421)と、は第2接続部を介して、電気的に接続される。トランジスタ492のドレイン(導電体416a)と、トランジスタ493aのドレイン(領域402a)と、は電気的に接続される。トランジスタ493aのソースとトランジスタ493bのドレインと、は領域402bを共有し、電気的に接続される。0229第1接続部は、導電体475a、471c、476a、470c、及び/または476bである。第2接続部は、導電体475b、471d,及び/または477aである。在する方向と、は概ね平行である。域と、は当該方向に垂直に並んで位置する。0232トランジスタ493aのチャネル幅方向と、トランジスタ493bのチャネル幅方向と、は概ね平行である。域と、はチャネル幅方向に並んで位置する。0234その結果、トランジスタ493aとトランジスタ493bは、互いの接続部を含めて、より小さい領域に配置できる。0235トランジスタ492のチャネル形成領域は、上面から見て、第1接続部と第2接続部に挟まれて配置される。その結果、トランジスタ492は、第1接続部と第2接続部をチャネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる。在する方向と、トランジスタ492のゲート(導電体420)が延在する方向と、ゲート(導電体421)が延在する方向と、は概ね平行である。0237トランジスタ492の領域Aと、トランジスタ492の領域Bと、トランジスタ493aのチャネル形成領域と、トランジスタ493bのチャネル形成領域と、は、上面から見て、第1接続部と第2接続部に挟まれて配置される。0238その結果、トランジスタ493aとトランジスタ493bとトランジスタ492は、互いの接続部を含めて、より小さい領域に配置できる。その結果、セル503の面積をより小さくすることが可能となる。0239図8および図9に示すセル503では、トランジスタ493aのゲートとトランジスタ493bのゲートはチャネル幅方向に並んで位置している。これが、トランジスタ492の第1ゲートや第2ゲートと重なることで、セル503の面積を縮小することができる。図8および図9に示すセル503では、トランジスタ493aと493bのチャネル幅に対し、トランジスタ492のチャネル幅を大きくしても、セル503の面積への影響が小さい配置となっている。図10および図11に示すセル503では、トランジスタ493aのゲートと493bのゲートはチャネル長方向に並んで位置している。トランジスタ493aと493bとの接続部である領域402bを非常に小さくでき、セル503の面積を縮小することができる。