UVM)はオープンソースのSystemVerilogライブラリです。フレキシブルで再利用可能な検証コンポーネントの作成を可能にし、制約付きランダム・スティミュラスとファンクショナル・カバレッジ技術を利用して強力なテスト環境を構築します。UVMは成果を上げたOVMとVMMを基礎にして、設計者とツールベンダの共同開発によって生まれました。UVMの普及により、テストベンチの再利用率と検証コードのポータビリティが向上し、普遍的で高品質な検証用IP(知的財産)の市場が創出されることが期待されています。OVM)はスティミュラス生成とデータ収集、検証プロセス管理用のオブジェクト・ライブラリとプロシージャです。OVMはSystemVerilogとSystemCで利用可能で、トランザクション・レベルの通信とファンクショナル・カバレッジを使用したダイレクト・テストとランダム・テストの作成が簡単になります。OVMは複数のシミュレータで利用できるSystemVerilogベースの検証ライブラリとしては最初のもので、後継であるユニバーサル検証手法の開発に大きく寄与しました。VMM)は、再利用可能な検証環境をSystemVerilogで記述する方法として、世界で初めて成功し、広く実装しました。VMMはSystemVerilogの提唱者のひとつであるSynopsysによって開発され、オブジェクト指向プログラミングやランダム化、制約、ファンクショナル・カバレッジなど、初心者でも熟練者でも強力な検証環境を作成することを可能にしました。VMMの貢献はUVMの開発において重要な役割を果たしました。www.aldec.com/jp/solutions/functional_verification/uvm_ovm_vmm--emulators-and-debuggers-in-embedded-system。