×この技術を簡単クリック査定この機能をご利用いただくには、会員登録(無料)が必要です。出願した特許の牽制数、引用された数などを知る事ができます。気になる技術や特許をブックマークしておけば、いつでも後から読むことができます。後で印刷するために、公報をPDFでダウンロードできます。会員登録してastamuseを使えば、もっと簡単に便利にお使いいただけます。会員登録(無料)「astamuse」は世界中の挑戦したい社会課題に挑戦し、未来を創る人のプラットフォームです。不揮発性半導体メモリ※この項目の情報は公開日時点(2019年9月5日)のものです。面積を縮小した半導体装置を提供する。Siトランジスタは、様々な電子回路や電子部品に広く用いられている。領域に含むトランジスタが知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、酸化物半導体をチャネル形成領域に含むトランジスタはオフ電流が極めて低くなることが知られている。特許文献1には、そのようなトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導体装置が記載されている。軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した回路の要求が高まっている。面積を縮小した半導体装置を提供する。0001本発明は、物、方法、または、製造方法に関する。本発明は、マシン、プロセス、マニュファクチャ、または組成物(コンポジション・オブ・マター)に関する。蓄電装置の製造方法に関する。0002本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。半導体素子(トランジスタ、ダイオード等)を含む回路、同回路を有する装置等を含む。電子機器等は、半導体装置を有する場合がある。Siトランジスタは、様々な電子回路や電子部品に広く用いられている。電子回路は、nチャネル型Siトランジスタとpチャネル型Siトランジスタとを配置、配線してなるインバータ回路やNAND回路やフリップフロップといったセル(論理セル、スタンダードセルと呼ぶこともある)を構成単位として有する場合がある(非特許文献1を参照)。領域に含むトランジスタが知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、酸化物半導体をチャネル形成領域に含むトランジスタはオフ電流が極めて低くなることが知られている。特許文献1には、そのようなトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導体装置が記載されている。軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した回路の要求が高まっている。Wesley,p.27,2011.発明が解決しようとする課題0008本発明の一形態は、以下の少なくとも1つを課題とする。導体装置を提供すること。0009なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。記載から、これら以外の課題を抽出することが可能である。電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた第1領域を有し、第1領域は、第1導電体と重なる第2領域を有し、第1領域は、第1導電体と重ならない第3領域を有し、第1領域は、第2導電体と重なる第4領域を有し、第1領域は、第2導電体と重ならない第5領域を有し、第2領域と第5領域とは、互いに重なる第6領域を有し、第3領域と第4領域とは、互いに重なる第7領域を有し、第2トランジスタは、pチャネル型であり、第1トランジスタが設けられている層と、第2トランジスタが設けられている層とは、互いに重なるように設けられている半導体装置である。気的に接続されている半導体装置である。0012(3)本発明の一態様は、第2領域と、第4領域とは、互いに重なる領域を有する、(1)または(2)の態様に係る半導体装置である。0013(4)本発明の一態様は、第3領域と、第5領域とは、互いに重なる第8領域を有し、第8領域は、第6領域より狭く、かつ、第7領域より狭い、(1)または(2)の態様に係る半導体装置である。電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物半導体と接する領域を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた第1領域を有し、第1領域は、第1導電体と重なり、かつ、第2導電体に覆われ、第2トランジスタは、pチャネル型であり、第1トランジスタが設けられている層と、第2トランジスタが設けられている層とは、互いに重なるように設けられている半導体装置である。半導体と接する領域を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた第1領域を有し、第1領域は、第1導電体と重なり、かつ、第2導電体に覆われ、第2トランジスタおよび第3トランジスタは、pチャネル型であり、第1トランジスタが設けられている層と、第2トランジスタおよび第3トランジスタが設けられている層とは、互いに重なるように設けられ、第2トランジスタのゲートが延在する方向と、第3トランジスタのゲートが延在する方向と、第1導電体が延在する方向と、第2導電体が延在する方向と、は平行であり、第2トランジスタのチャネル形成領域と、第3トランジスタのチャネル形成領域と、は、前記方向に並んで位置し、第1導電体と、第2トランジスタのゲートと、は第1接続部を介して、電気的に接続され、第2導電体と、第3トランジスタのゲートと、は第2接続部を介して、電気的に接続され、第1領域と、第2トランジスタのチャネル形成領域と、第3トランジスタのチャネル形成領域とは、上面から見て、第1接続部と第2接続部に挟まれて配置され、第3導電体と第4導電体の一方と、第2トランジスタのソースとドレインの一方と、は電気的に接続され、第2トランジスタのソースとドレインの他方と、第3トランジスタのソースとドレインの一方と、は電気的に接続されている半導体装置である。続され、第2導電体と、第3トランジスタのゲートと、は第2接続部を介して、電気的に接続され、第1領域と、第2トランジスタのチャネル形成領域と、第3トランジスタのチャネル形成領域とは、上面から見て、第1接続部と第2接続部に挟まれて配置され、第3導電体と第4導電体の一方と、第2トランジスタのソースとドレインの一方と、は電気的に接続され、第2トランジスタのソースとドレインの他方と、第3トランジスタのソースとドレインの一方と、は電気的に接続されている半導体装置である。0017(8)本発明の一態様は、第1トランジスタの上面から見たチャネル幅は、第2トランジスタの上面から見たチャネル幅より大きく、かつ、第3トランジスタの上面から見たチャネル幅より大きい、(2)または(6)の態様に係る半導体装置である。0018(9)本発明の一態様は、第1トランジスタのチャネル長は、第2トランジスタのチャネル長より大きく、かつ、第3トランジスタのチャネル長より大きい、(7)の態様に係る半導体装置である。0019(10)本発明の一態様は、(1)乃至(9)の何れか一の態様に係る半導体装置と、アンテナと、を有するRFIDタグである。0020(11)本発明の一態様は、(1)乃至(9)の何れか一の態様に係る半導体装置と、プリント配線基板と、を有する電子機器である。発明の効果0021面積を縮小した回路を有する半導体装置(セル)を提供することができる。費電力を低減することが可能な回路を有する半導体装置(セル)を提供することができる。動作速度を向上することが可能な回路を有する半導体装置(セル)を提供することができる。小型の半導体装置を提供することができる。消費電力を低減することが可能な半導体装置を提供することができる。処理速度を向上することが可能な半導体装置を提供することができる。コストを低減することが可能な半導体装置を提供することができる。新規な半導体装置を提供することができる。0022なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。記載から、これら以外の効果を抽出することが可能である。図面の簡単な説明0023本発明の一態様に係る半導体装置(セル)を示す回路図。本発明の一態様に係る半導体装置(セル)の上面図。本発明の一態様に係る半導体装置(セル)の断面図。本発明の一態様に係る半導体装置(セル)の断面図。本発明の一態様に係る半導体装置(セル)の上面図。トランジスタを示す上面図。本発明の一態様に係る半導体装置(セル)の断面図。本発明の一態様に係る半導体装置(セル)の上面図。本発明の一態様に係る半導体装置(セル)の断面図。本発明の一態様に係る半導体装置(セル)の上面図。本発明の一態様に係る半導体装置(セル)の断面図。本発明の一態様に係る半導体装置(セル)の断面図。本発明の一態様に係る半導体装置(セル)の断面図。トランジスタを示す上面図及び断面図。トランジスタを示す上面図及び断面図。本発明の一態様に係る半導体装置(セル)を示す回路図。本発明の一態様に係る記憶装置を示すブロック図。メモリセルを示す回路図。メモリセルを示す回路図。メモリセルを示す回路図。メモリセルを示す回路図。本発明の一態様に係るCPUを示すブロック図。本発明の一態様に係るRFIDを示すブロック図。本発明の一態様に係る電子部品を示す図。本発明の一態様に係る電子機器を示す図。半導体の積層を示す断面図、およびバンド構造を示す図。トランジスタを示す上面図及び断面図。実施例0024本発明の実施の形態について、図面を用いて詳細に説明する。本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。0025図において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張されている場合がある。0026電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。0027第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。宜置き換えて説明することができる。明の一態様を特定するために用いられる序数詞は一致しない場合がある。測定上Aそのものの確からしい値の得られる領域が濃度Bである場合などを含む。厚さB、幅Bまたは距離Bである場合、測定上Aそのものの確からしい値の得られる領域が大きさB、長さB、厚さB、幅Bまたは距離Bである場合などを含む。0030トランジスタは、ゲート、ソース、およびドレインと呼ばれる3つのノード(端子)を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。一般的に、nチャネル型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。与えられるノードがソースと呼ばれる。出力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。駆動方法によっては、トランジスタの3つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。0032トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。0033チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。0034チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。0035なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。測による見積もりが困難となる場合がある。積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。0037なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。0038なお、図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。0039(実施の形態1)本実施の形態では、本発明の一態様に係る半導体装置について図面を参照して説明する。0040図1は、本発明の一態様に係る半導体装置の回路構成の一例である。そのような要素は、スタンダードセル、論理セル、或いは単に、セルと呼ばれる。以下では、当該半導体装置を、半導体装置(セル)と記載する場合や、単にセルと記載する場合がある。図10042図1(A)に示すセル500は、トランジスタ490と、トランジスタ491aと、トランジスタ491bと、を有する。信号AおよびBが入力され、信号Zを出力する。電位V1およびV2が供給される。図10043トランジスタ490は、第1ゲートと、第2ゲートと、ソースと、ドレインと、を有する。第1ゲートと第2ゲートは、チャネル形成領域を上下に挟むように配置されている。チャネル形成領域は、上面から見て第1ゲートと重なるが第2ゲートと重ならない領域Aと、第1ゲートと重ならないが第2ゲートと重なる領域Bと、を有する。本明細書では、このようなトランジスタ490を、図1(A)の一点鎖線で囲んだ記号で表すこととする。続され、信号Aが入力される。トランジスタ491bのゲートと、トランジスタ490の第2ゲートと、は電気的に接続され、信号Bが入力される。トランジスタ491aと491bとは並列に接続される。トランジスタ491aのソースと、トランジスタ491bのソースと、は電気的に接続される。トランジスタ491aのドレインと、トランジスタ491bのドレインと、は電気的に接続される。トランジスタ491aおよび491bのソースには、電源電位V2が供給される。トランジスタ491aおよび491bのドレインと、トランジスタ490のドレインと、は電気的に接続され、信号Zを出力する。トランジスタ490のソースには、電源電位V1が供給される。線で示す接続線は、電源電位V1、V2および信号Zの出力端子に電気的に接続されているが、それらとの間にトランジスタなどの他の素子を設けても良いことを示す。他の図面でも同様に接続線を点線で図示する場合がある。図10045トランジスタ490は、第1ゲートの電位、第2ゲートの電位に従って、導通もしくは非導通となる。第1ゲートとソースとの電位差Vgs1が電圧Vth1より大きくなると、上面から見て第1ゲートと重なるチャネル形成領域にはチャネルが形成される(または、キャリアが誘起される)場合がある。第2ゲートとソースとの電位差Vgs2が電圧Vth2より大きくなると、上面から見て第2ゲートと重なるチャネル形成領域にはチャネルが形成される(または、キャリアが誘起される)場合がある。このように、トランジスタ490には、Vth1とVth2の少なくとも2つのしきい値電圧が存在する。トランジスタ490は、しきい値電圧がVth1であるトランジスタと、しきい値電圧がVth2であるトランジスタの2つのトランジスタが直列に接続された回路と等価な機能を有するとも言える。0046トランジスタ490はnチャネル型トランジスタを用いることができる。トランジスタ491a、491bはpチャネル型トランジスタを用いることができる。電源電位V1は低電源電位VSSであってもよい。電源電位V2は高電源電位VDDであってもよい。OxideSemiconductor)回路を構成することができる。CMOS回路を構成することで、電子回路の消費電力を低減することができる。0048図1(C)に示すセル502は、図1(A)に示した回路図と一部の構成が異なるのみである。図1(C)では、トランジスタ491aおよび491bのソースは、トランジスタを介さずに、電源電位V2が供給される。トランジスタ491aおよび491bのドレインは、トランジスタを介さずに、信号Zを出力する。トランジスタ490のソースは、トランジスタを介さずに、電源電位V1が供給される。トランジスタ490のドレインは、トランジスタを介さずに、信号Zを出力する。図1(C)に示すセル502は、2入力NAND回路である。図10049図1(A)及び(C)に示す一点鎖線で囲んだ記号は、第1ゲートはチャネル形成領域の上方に、第2ゲートはチャネル形成領域の下方に、それぞれ形成される場合を表している。トランジスタ490において、第1ゲートがソース側に、第2ゲートがドレイン側に配置しても良いし、第1ゲートがドレイン側に、第2ゲートがソース側に配置しても良い。接続して構成した場合よりも小さい面積で作製することができる。その結果、セル面積を縮小できる場合がある。図10051トランジスタ490は、一例として、非導通状態におけるドレイン電流(リーク電流とも呼ぶ)が小さいトランジスタを用いることができる。下、好ましくは1×10−18A以下、さらに好ましくは1×10−21A以下である。トランジスタとも呼ぶ)を用いることができる。その結果、セルのリーク電流を低減することができる。0052トランジスタ491a、491bは、一例として、スイッチングスピードの速いpチャネル型トランジスタを用いることができる。トランジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。一例として、pチャネル型Siトランジスタを用いることができる。トランジスタ490は、一例として、スイッチングスピードの速いnチャネル型トランジスタを用いることができる。トランジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルの遅延時間を低減することができる。0053なお、トランジスタのスイッチングスピードが速いとは、トランジスタのスイッチングに要する時間が短いことを言う。トランジスタのスイッチングに要する時間とは、一つのトランジスタが負荷のない状態で非導通状態から導通状態となる時間を表す。これは、ゲート電圧が変化した際に、トランジスタのドレイン電流の増分が、ゲート容量に蓄積される電荷の増分を充電する時間と解釈することができる。トランジスタのスイッチングに要する時間とは、トランジスタを増幅器として用いる場合に、電流利得が1以上となる最大の周波数fT(遮断周波数とも言う)を用いて、1/(2×fT)で表わす場合がある。0054図1(B)に示すセル501は、トランジスタ492と、トランジスタ493aと、トランジスタ493bと、を有する。信号AおよびBが入力され、信号Zを出力する。電位V1およびV2が供給される。図10055トランジスタ492は、第1ゲートと、第2ゲートと、ソースと、ドレインと、を有する。第1ゲートと第2ゲートは、チャネル形成領域を挟んで上下に配置されている。チャネル形成領域は、上面から見て第1ゲートに覆われ、かつ、第2ゲートに覆われる。細書では、このようなトランジスタ492を、図1(B)の一点鎖線で囲んだ記号で表すこととする。続され、信号Aが入力される。トランジスタ493bのゲートと、492の第2ゲートと、は電気的に接続され、信号Bが入力される。トランジスタ493aとトランジスタ493bとは直列に接続される。トランジスタ493bのドレインと、トランジスタ493aのソースと、は電気的に接続される。トランジスタ493bのソースには、電源電位V2が供給される。トランジスタ493aのドレインは、信号Zを出力する。トランジスタ492のソースには、電源電位V1が供給される。トランジスタ492のドレインは、信号Zを出力する。図1(B)の点線で示す接続線は、電源電位V1、V2および信号Zの出力端子に電気的に接続されているが、それらとの間にトランジスタなどの他の素子を設けても良いことを明示するために用いている。力端子としての機能を有する。従って、トランジスタ492の第1ゲートと第2ゲートには、電位が一定の電源ではなく、信号が入力される。トランジスタ492の第1ゲートと第2ゲートには、他のセルの出力信号が入力される。トランジスタ492の第1ゲートと第2ゲートは、信号配線と接続される。0058トランジスタ492は、第1ゲートの電位、第2ゲートの電位に従って、導通もしくは非導通となる。第1ゲートとソースとの電位差Vgs1が電圧Vth1より大きくなると、上面から見て第1ゲートと重なるチャネル形成領域にはチャネルが形成される(または、キャリアが誘起される)場合がある。第2ゲートとソースとの電位差Vgs2が電圧Vth2より大きくなると、上面から見て第2ゲートと重なるチャネル形成領域にはチャネルが形成される(または、キャリアが誘起される)場合がある。このように、トランジスタ492には、Vth1とVth2の少なくとも2つのしきい値電圧が存在する。トランジスタ492は、しきい値電圧がVth1であるトランジスタと、しきい値電圧がVth2であるトランジスタの2つのトランジスタが並列に接続された回路と等価な機能を有するとも言える。0059トランジスタ492のチャネル形成領域は、第1ゲートと第2ゲートによって制御されるため、Vth1はVgs2に依存し、Vth2はVgs1に依存する場合がある。第1ゲートとチャネル形成領域の間の単位面積当たりのゲート容量をCg1、第2ゲートとチャネル形成領域の間の単位面積当たりのゲート容量をCg2、とすると、トランジスタ492が導通状態となる条件は、しきい値電圧Vth0を用いて、(Cg1×Vgs1+Cg2×Vgs2)/(Cg1+Cg2)>Vth0と表される場合がある。その場合、第1ゲートに関するしきい値電圧Vth1は、Vth1(Vgs2)=(1+Cg2/Cg1)×Vth0—Cg2/Cg1×Vgs2と表され、Vgs2に依存することがわかる。第2ゲートに関するしきい値電圧Vth2は、Vth2(Vgs1)=(1+Cg1/Cg2)×Vth0—Cg1/Cg2×Vgs1と表され、Vgs1に依存することがわかる。態となり、(Vgs1、Vgs2)=(VSS,VSS)の場合にトランジスタ492は非導通状態となれば良い。0060トランジスタ492はnチャネル型トランジスタを用いることができる。トランジスタ493a、493bはpチャネル型トランジスタを用いることができる。電源電位V1は低電源電位VSSであってもよい。電源電位V2は高電源電位VDDであってもよい。(CMOS)回路を構成することができる。CMOS回路を構成することで、電子回路の消費電力を低減することができる。0062図1(D)に示すセル503は、図1(B)に示した回路図と一部の構成が異なるのみである。図1(D)では、トランジスタ493bのソースは、トランジスタを介さずに、電源電位V2が供給される。トランジスタ493aのドレインは、トランジスタを介さずに、信号Zを出力する。トランジスタ492のソースは、トランジスタを介さずに、電源電位V1が供給される。トランジスタ492のドレインは、トランジスタを介さずに、信号Zを出力する。図1(D)に示すセル503は、2入力NOR回路である。図10063図1(B)及び(D)において、セル501および503は、トランジスタ493b、493a、492の順に並ぶ場合を示したが、本発明の一態様は、これに限らない。セル501および503は、トランジスタ493a、493b、492順に並ぶ構成であっても構わない。トランジスタ493bのゲートと、トランジスタ492の第1ゲートと、は電気的に接続され、トランジスタ493aのゲートと、トランジスタ492の第2ゲートと、は電気的に接続されてもよい。圧Vth1をもつトランジスタと、しきい値電圧Vth2をもつトランジスタを並列接続して構成した場合よりも小さい面積で作製することができる。その結果、セル面積を縮小できる場合がある。図10065トランジスタ492は、一例として、非導通状態におけるドレイン電流(リーク電流とも呼ぶ)が小さいトランジスタを用いることができる。下、好ましくは1×10−18A以下、さらに好ましくは1×10−21A以下である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルのリーク電流を低減することができる。0066トランジスタ493a、493bは、一例として、スイッチングスピードの速いpチャネル型トランジスタを用いることができる。トランジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。一例として、pチャネル型Siトランジスタを用いることができる。トランジスタ492は、一例として、スイッチングスピードの速いnチャネル型トランジスタを用いることができる。トランジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。一例として、酸化物半導体トランジスタを用いることができる。その結果、セルの遅延時間を低減することができる。0067本発明の一態様に係る半導体装置(セル)として、k入力NAND回路、k入力AND回路、k入力NOR回路、k入力OR回路(kは2以上の整数)が挙げられる。マルチプレクサ、デマルチプレクサ、レジスタ、スキャンレジスタ、リテンションレジスタ、アイソレータ、デコーダなどが挙げられる。Identification)、カスタムLSIなどがある。これらの電子回路では、複数のセルが複数行に配置され、電子回路として機能するようにセルの入出力端子が配線により接続されている。0069半導体装置(セル)は複数の入力端子を有し、1個の出力端子を有していても良い。0070次に、本発明の一態様に係る半導体装置(セル)の構成の一例を、図2乃至図4を参照して、説明する。図2図40071なお、図2乃至図4では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。図2図40072図2は、図1(C)に示したセル502の構成の一例を示す上面図であり、図2(A)には、信号A,B及びZの入出力部を含む領域の上面図を示し、図2(B)には、トランジスタ490を含む領域の上面図を示し、図2(C)には、トランジスタ491a、491bを含む領域の上面図を示す。図2(B)では半導体406cのハッチングパターンを省略して示す。図1図20073図3および図4は、セル502の構成の一例を示す断面図である。図3には、図2(A)乃至図2(C)の一点鎖線A1−A2で切断した断面を示し、図4左側には、図2(A)乃至図2(C)の一点鎖線B1−B2で切断した断面を示し、同図右側には、図2(A)乃至図2(C)の一点鎖線C1−C2で切断した断面を示す。図2図3図40074図2乃至図4に示すセル502は、トランジスタ490、トランジスタ491aおよびトランジスタ491bを有する。当該トランジスタは、複数の導電体を介して適宜接続され、図1(C)に示した回路を構成している。ここでは、一例として、トランジスタ490に酸化物半導体トランジスタを用い、トランジスタ491aおよび491bにpチャネル型Siトランジスタを用いるものとして説明する。図1図2図40075より具体的には、図2乃至図4に示すセル502は、基板400と、トランジスタ491aおよびトランジスタ491bと、トランジスタ491aおよび491b上の絶縁体460と、絶縁体460上の絶縁体442と、絶縁体442上のトランジスタ490と、トランジスタ490上の絶縁体452と、絶縁体452上の絶縁体462と、絶縁体462上の導電体470a乃至470eと、絶縁体462および導電体470a乃至470e上の絶縁体464と、絶縁体464上の導電体480a乃至480cと、を有する。絶縁体464および導電体480a乃至480c上には、さらに1層もしくは複数層の絶縁体および導電体が設けられていても良い。464には、適宜開口部が設けられ、当該開口部に導電体が設けられている。図2図40076図2乃至図4に示すように、セル502では、トランジスタ490が設けられている層と、トランジスタ491aおよび491bが設けられている層とは、互いに重なるように設けられている。することで、セル502を縮小することができる。トランジスタ490と、トランジスタ491aまたは491bと、を互いに重ねて配置してもよい。することで、セル502を縮小することができる。図2図40077トランジスタAとトランジスタBとが互いに重なっているとは、少なくとも、トランジスタAが有するゲート、ドレイン、あるいはソースの一部が、トランジスタBが有するゲート、ドレイン、あるいはソースの一部と、重なることを言う。トランジスタAが有するゲート、ドレイン、及びソースを含む領域と、トランジスタBが有するゲート、ドレイン、及びソースを含む領域とが、少なくとも一部重なっていることを言う。少なくとも一部重なっていることを言う。0078図3に示す、トランジスタ491aの構造について説明する。図30079トランジスタ491aは、基板400上の絶縁体412と、絶縁体412上の導電体422aと、導電体422aの側面に接する絶縁体418と、基板400中の、導電体422aおよび絶縁体418と重ならない領域である領域402a、402bと、絶縁体418と重なる領域である領域403と、を有する。0080絶縁体412は、トランジスタ491aのゲート絶縁体としての機能を有する。導電体422aは、トランジスタ491aのゲートとしての機能を有する。絶縁体418は、導電体422aの側壁絶縁体(サイドウォールともいう。)としての機能を有する。領域402a、402bは、トランジスタ491aのソースまたはドレインとしての機能を有する。Drain)領域としての機能を有する。0081領域403は、導電体422aをマスクとした不純物添加によって形成することができる。その後、絶縁体418を形成し、導電体422aおよび絶縁体418をマスクとした不純物注入によって、領域402a、402bを形成することができる。領域403は領域402a、402bよりも不純物濃度の低い領域となる。0082トランジスタ491aは、領域403を有することによって、短チャネル効果を抑制することができる。従って、微細化に適した構造である。0083図2(C)に示したトランジスタ491bは、トランジスタ491aと同様の構成を有する。導電体422aの代わりに導電体422bを有する。領域402a、402bの代わりに、領域402c、402dを有する。縁体440などによって分離される。Isolation)と呼ばれる手法で形成した例を示すが、これに限定されない。Silicon)法によって形成した絶縁体を用いて、トランジスタ間を分離しても構わない。0085図3に示す、トランジスタ490の構造について説明する。半導体406bの上面と接する導電体416aおよび導電体416bと、半導体406aの側面、半導体406bの上面および側面、導電体416aの上面および側面、ならびに導電体416bの上面および側面と接する半導体406cと、半導体406c上の絶縁体411と、絶縁体411上の導電体420と、を有する。図30087導電体421は、トランジスタ490の第2ゲートとしての機能を有する。絶縁体432は、トランジスタ490のゲート絶縁体としての機能を有する。導電体416aおよび導電体416bは、トランジスタ490のソースおよびドレインとしての機能を有する。絶縁体411は、トランジスタ490のゲート絶縁体としての機能を有する。導電体420は、トランジスタ490の第1ゲートとしての機能を有する。半導体406bはチャネル形成領域としての機能を有する。0088トランジスタ490の第2ゲートを、ゲート(導電体421)と表すこともある。トランジスタ490の第1ゲートを、ゲート(導電体420)と表すこともある。電体416bとに挟まれた領域において、導電体421と重なり、かつ、導電体420と重ならない領域Aと、導電体421と重ならず、かつ、導電体420と重なる領域Bと、を有する。図2図30090つまり、トランジスタ490のチャネル形成領域は、ゲート(導電体421)と重なり、かつ、ゲート(導電体420)と重ならない領域Aと、ゲート(導電体421)と重ならず、かつ、ゲート(導電体420)と重なる領域Bと、を有する。0091また、図2(B)図3に示すように、半導体406bは、上面から見て導電体416aと導電体416bとに挟まれた領域において、導電体421と重なり、かつ、導電体420と重なる領域を有する。図2図30092すなわち、トランジスタ490のチャネル形成領域は、ゲート(導電体421)と重なり、かつ、ゲート(導電体420)と重なる領域と、を有する。電体420とは互いに重なる領域を有する。0094また、半導体406bは、上面から見て導電体416aと導電体416bとに挟まれた領域において、導電体421と重ならず、かつ、導電体420と重ならない領域を有してもよい。当該領域は、領域Aより狭いことが好ましい。当該領域は、領域Bより狭いことが好ましい。0095すなわち、トランジスタ490のチャネル形成領域は、ゲート(導電体421)と重ならず、かつ、ゲート(導電体420)と重ならない領域と、を有してもよい。電体420とは互いに間隔を開けて配置されていても良い。間隔は導電体421の幅より小さいことが好ましい。間隔は導電体420の幅より小さいことが好ましい。部とは揃っていても良い。続した回路と同等の機能を有し、かつ、ゲートが同じ層の導電体で構成された2つのトランジスタを直列に接続した回路より面積を小さくすることができる。0099トランジスタ490が有する互いに近接する2つのゲートは、それぞれ信号を入力するための接続部(図示せず)を有する。領域を挟んで両側に配置されても良い。その結果、トランジスタ490は、接続部をチャネル形成領域に近接して配置でき、接続部を含めて小さい領域に配置できるため、好ましい。0100トランジスタ490のゲート絶縁体としての機能を有する絶縁体432と、絶縁体411と、は同程度の膜厚であることが好ましい。程度とすることができる。絶縁体432の膜厚は絶縁体411の膜厚の1/10以上10倍以下、好ましくは1/5以上5倍以下、さらに好ましくは1/2以上2倍以下である。0101図4に示すように、導電体420は、半導体406bをチャネル幅方向に電気的に取り囲んだ構造となっており、半導体406bを上面だけでなく側面も取り囲んだ構造となっている。channel(s−channel)構造とよぶ。トランジスタの構造をs−channel構造とすることで、トランジスタ490のサブスレッショルドスイング値(S値ともいう。)を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。図50103図5(A)は、ゲートが同じ層の導電体で構成された2つのトランジスタ(490_1A、490_2A)を直列に接続した構成の一例を示す上面図である。図5(A)において、トランジスタ490_1Aのソース(導電体s_1)と、トランジスタ490_2Aのドレイン(導電体d_2)の間の距離DAは、2つのトランジスタのチャネル長方向の大きさの指標となる。距離DAは、トランジスタ490_1Aのチャネル長L_1Aと、トランジスタ490_2Aのチャネル長L_2Aと、トランジスタ490_1Aのチャネル形成領域と490_2Aのチャネル形成領域の間の距離S_12Aと、の和で表される。体のラインの最小値をFLとして、距離DAを見積もってみる。チャネル長L_1Aは、ソース(導電体s_1)とドレイン(導電体ds_12)との間の距離であり、最小値はFSである。チャネル長L_2Aはソース(導電体ds_12)とドレイン(導電体d_2)との間の距離であり、最小値はFSである。距離S_12Aは導電体ds_12の幅であり、最小値はFLである。従って、距離DAは、2FS+FL以上であることがわかる。0105図5(B)は、トランジスタ490において、導電体421と導電体420が上面から見て重なる構成の一例を示す上面図である。図5(B)において、トランジスタ490のソース(導電体416b)と、トランジスタ490のドレイン(導電体416a)の間の距離は、トランジスタのチャネル長方向の大きさの指標となる。上面から見た、導電体421と導電体420の重なり幅S_12Bと、の和で表される。トランジスタ490は、チャネル長がL_1Bのトランジスタとチャネル長がL_2Bのトランジスタの直列接続と同等の機能を有する場合がある。図50106チャネル長であるL_1BやL_2Bは、異なる層の導電体の端部によって決まるため、FSやFLより小さくすることが可能である。同様に、2つのチャネル形成領域の距離であるS_12Bは、異なる層の導電体の端部によって決まるため、FSやFLより小さくすることが可能である。能であることがわかる。性が得られる範囲で小さいことが好ましい。FSやFLより小さいことが好ましい。100nm以下であり、好ましくは、60nm以下、さらに好ましくは30nm以下、さらに好ましくは20nm以下である。その結果、トランジスタ490のオン電流を向上することができる。間隔S_12Bは、FSやFLより小さいことが好ましい。100nm以下であり、好ましくは、60nm以下、さらに好ましくは30nm以下、さらに好ましくは20nm以下である。積を小さくすることができる。図50107図5(C)は、トランジスタ490において、導電体421と導電体420が上面から見て重ならない構成の一例を示す上面図である。図5(C)において、トランジスタ490のソース(導電体416b)と、トランジスタ490のドレイン(導電体416a)の間の距離は、トランジスタのチャネル長方向の大きさの指標となる。当該距離は、上面から見た、トランジスタ490のソース(導電体416b)とトランジスタ490のゲート(導電体421)の導電体416bから遠い側の端部との間の距離L_1Cと、上面から見た、トランジスタ490のドレイン(導電体416a)とトランジスタ490のゲート(導電体420)の導電体416aから遠い側の端部との間の距離L_2Cと、上面から見た、導電体421と導電体420の間の距離S_12Cと、の和で表される。トランジスタ490は、チャネル長がL_1Cのトランジスタとチャネル長がL_2Cのトランジスタの直列接続と同等の機能を有する場合がある。図50108チャネル長であるL_1CやL_2Cは、異なる層の導電体の端部によって決まるため、FSやFLより小さくすることが可能である。同様に、2つのチャネル形成領域の距離であるS_12Cは、異なる層の導電体の端部によって決まるため、FSやFLより小さくすることが可能である。能であることがわかる。性が得られる範囲で小さいことが好ましい。FSやFLより小さいことが好ましい。100nm以下であり、好ましくは、60nm以下、さらに好ましくは30nm以下、さらに好ましくは20nm以下である。その結果、トランジスタ490のオン電流を向上することができる。距離S_12Cは、FSやFLより小さいことが好ましい。100nm以下であり、好ましくは、60nm以下、さらに好ましくは30nm以下、さらに好ましくは20nm以下である。積を小さくすることができる。図50109図5(C)に示すトランジスタ490の半導体406bは、上面から見た、導電体421と導電体420の間の領域において、高い抵抗値を有する場合がある。その結果、トランジスタ490のオン電流を低下させる場合がある。従って、2つのチャネル形成領域の距離であるS_12Cは、小さいことが好ましい。好ましくは、絶縁体432の厚さ以下、または、絶縁体411の厚さ以下である。果、トランジスタ490が導通状態となった場合、ゲートとしての機能を有する導電体421と導電体420の端部(フリンジ)の電界によって、半導体406bは、当該領域において、キャリアが誘起され、抵抗が低くなる。その結果、距離S_12Cがより大きい場合と比較して、トランジスタ490のオン電流を向上することができる。図50110このようにして、トランジスタ490の占有面積を小さくできる。置(セル)の面積を縮小することができる。0111ここで、酸化物半導体トランジスタの特性や、s−channel構造を有するトランジスタの特性について、説明する。0112トランジスタ490の構造をs−channel構造とすることで、半導体406bの側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体420が半導体406bの下方まで伸びている構造では、さらに制御性が優れ、好ましい。果、トランジスタ490のサブスレッショルドスイング値(S値ともいう。)を小さくすることができ、トランジスタ490のオフ状態の電流を小さくすることができる。0113その結果、微細なトランジスタにおいても良好な電気特性が得られる。トランジスタの微細化により、半導体装置(セル)の面積を縮小することができる。0114トランジスタ490の構造をs−channel構造とすることで、半導体406bの全体(バルク)にチャネルが形成される場合がある。従って、半導体406bが厚いほどチャネルが形成される領域は大きくなる。上、さらに好ましくは60nm以上、より好ましくは100nm以上の厚さの領域を有する半導体406bとすればよい。下の厚さの領域を有する半導体406bとすればよい。このような構造とすることで、s−channel構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流(オン電流)を高くすることができる。0115その結果、トランジスタのスイッチング動作をより速くできる場合がある。トランジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。0116トランジスタ490が電子を多数キャリアとする蓄積型である場合、ソースおよびドレインからチャネル形成領域へ延びる電界が短距離で遮蔽されるため、短チャネルでもゲート電界によるキャリアの制御を行いやすい。したがって、微細なトランジスタにおいても良好な電気特性が得られる。領域として用いる場合と異なり、ゲートとボディもしくは半導体基板との間で寄生容量が形成されないため、ゲート電界によるキャリアの制御が容易になる。したがって、微細なトランジスタにおいても良好な電気特性が得られる。半導体406bの側面と接しない。従って、ゲートとしての機能を有する導電体420から半導体406bの側面に向けて印加される電界が、導電体416aおよび導電体416bによって遮蔽されにくい構造である。絶縁体432の上面と接しない。そのため、絶縁体432から放出される過剰酸素(酸素)が導電体416aおよび導電体416bを酸化させるために消費されない。縁体432から放出される過剰酸素(酸素)を、半導体406bの酸素欠損を低減するために効率的に利用することのできる構造である。面の少なくとも一部(または全部)と、接触している。