0021酸化物半導体膜は、例えば非晶質部を有してもよい。原子配列が無秩序であり、結晶成分を有さない。完全な非晶質であり、結晶部を有さない。混合膜であってもよい。領域と、CAAC−OSの領域と、を有する。0023なお、酸化物半導体膜は、例えば、単結晶を有してもよい。0024酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、CAAC−OS膜がある。0025CAAC−OS膜は、完全な非晶質ではない。CAAC−OS膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。部と結晶部との境界は明確ではない。TEMによってCAAC−OS膜には明確な粒界(グレインバウンダリーともいう。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。間で、それぞれa軸およびb軸の向きが異なっていてもよい。直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることとする。平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。0027なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。0029CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。0030電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料として具体的な例としては、正孔の有効質量(mh*/me(meは裸の電子の静止質量))が約10以上であり、電子の有効質量(me*/me)が約0.25であるIGZOや、正孔の有効質量が約2〜3程度であり、電子の有効質量が約0.2であるIn2O3、正孔の有効質量が約2.3である酸化インジウムガリウム(IGOとも呼ぶ)などが挙げられる。材料として用いることができる。IGZO(In:Ga:Zn=1:1:1)において、金属M(MはSn、Ti、Zr、Hf、Geのいずれか一)でGaを置換した材料も電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料として用いることができる。これらの有効質量の値は、第一原理計算による見積もりである。正孔の有効質量は、価電子帯のエネルギー最大の点での曲率を用いて求めることができる。材料は、正孔が縮退して重い正孔と軽い正孔の両方が存在する場合を含まない。縮退しているとは、価電子帯のエネルギー最大の点で、同じもしくはほぼ同じエネルギーを有するバンドが複数存在することをいう。縮退した複数のバンドに対して、それぞれ有効質量が求められるが、軽い有効質量が存在すれば、軽い正孔が存在することになる。軽い正孔とは、典型的には有効質量0.5以下の正孔をさす。材料は、異方性により、方向によって軽い正孔と重い正孔が存在する場合を含む。流の流れる方向の正孔の有効質量が重い事が十分に低いオフ電流である半導体装置の実現にとって重要である。従って、全ての方向で正孔の有効質量が重くなくても良い。0034一方、シリコンにおける正孔の有効質量については、軽い正孔は0.16、重い正孔は0.52である。向の電子の有効質量は、0.19である。0035また、GaNにおける軽い正孔は0.3、重い正孔は2.2である。0036従って、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料は、シリコンやGaNと大きく異なっている。用いたトランジスタと比べてオフ電流が小さくならない。発明の効果0037十分に低いオフ電流であるトランジスタを実現でき、そのトランジスタを含む電子機器の消費電力を低減できる。図面の簡単な説明0038(A)はトランジスタの断面図であり、(B)はそのトランジスタに対応させたバンド図である。(A)はバンドのイメージ図であり、(B)はVg<0Vとした場合のバンドのイメージ図である。Vg<0Vとし、さらにドレイン電圧Vd>0Vを与えた場合のバンドのイメージ図である。トンネリングの状況を簡略化した図である。IGZOの結晶構造を示す図である。(A)は計算により求めたIGZOのバンド図であり、(B)はIGZO構造のブリリアンゾーンを示す図である。(A)はバンドの価電子帯端を示す図であり、(B)はIGZO構造のブリリアンゾーンを示す図である。半導体装置の一形態を説明する図。半導体装置の一形態を説明するブロック図及びその一部の回路図。電子機器を説明する図。電子機器を説明する図。電子機器を説明する図。トランジスタのVg−Id曲線を示す図である。ブリリアンゾーンを示す図である。ブリリアンゾーンを示す図である。トランジスタのオフ電流値を示す図である。0039以下では、本発明の実施の形態について図面を用いて詳細に説明する。本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。0040(実施の形態1)半導体装置および半導体装置の作製方法について、図1(A)を用いて説明する。図1(A)は、トランジスタ140の断面図の一例である。図10041図1に示すトランジスタ140は、基板100上の絶縁膜102、酸化物半導体膜108、ソース電極層104a、ドレイン電極層104b、ゲート絶縁膜110、ゲート電極112を含む。トランジスタ140は、絶縁膜114で覆われている。図10042まず、基板100上に絶縁膜102を形成する。0043基板100の材質に大きな制限はないが、少なくとも、後の熱処理に耐える程度の耐熱性を有していることが必要となる。ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いることができる。SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。0044また、基板100として、可撓性基板を用いてもよい。直接的にトランジスタを作り込んでもよいし、他の基板にトランジスタを形成した後、これを剥離し、可撓性基板に転置しても良い。0045絶縁膜102は、下地として機能する絶縁膜である。化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ガリウム、これらの混合材料、などを用いればよい。絶縁膜102は、上述の材料を含む絶縁膜の単層構造としても良いし、積層構造としても良い。0046絶縁膜102の作製方法に特に限定はない。プラズマCVD法やスパッタリング法などの成膜方法を用いて絶縁膜102を作製することができる。水素や水などが混入しにくいという点では、スパッタリング法が好適である。本実施の形態では、スパッタリング法を用いた膜厚300nmの酸化シリコン膜を用いる。状の酸化物半導体膜108を形成する。0048酸化物半導体膜は、水素や水などが混入しにくい方法で作製するのが望ましい。スパッタリング法などを用いて作製することができる。酸化物半導体膜の厚さは、3nm以上40nm以下とするのが望ましい。酸化物半導体膜を厚くしすぎると(例えば、膜厚を50nm以上)、トランジスタがノーマリーオンとなってしまうおそれがあるためである。化物半導体材料を用い、例えば、インジウムを含有する酸化物半導体材料や、インジウムおよびガリウムを含有する酸化物半導体材料などがある。あるIn−O系の材料などがある。ここで、例えば、In−Ga−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物、という意味であり、その組成は特に問わない。InとGaとZn以外の元素を含んでいてもよい。0051本実施の形態では、酸化物半導体膜を、In−Ga−Zn−O系の酸化物ターゲットを用いたスパッタリング法により形成し、膜厚30nmとする。化物ターゲットとしては、例えば、組成として、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成の酸化物ターゲットを用いる。ターゲットの材料および組成を上述に限定する必要はない。In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることもできる。0052より具体的には、例えば、酸化物半導体膜は次のように形成することができる。0053まず、減圧状態に保持された成膜室内に基板100を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板100が加熱された状態で成膜を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができるためである。スパッタリングによる損傷を軽減することができるためである。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。0055成膜条件の一例として、基板とターゲットの間との距離を100mm、圧力を0.6Pa、直流(DC)電源を0.5kW、成膜雰囲気を酸素(酸素流量比率100%)雰囲気とすることができる。対して熱処理を行って、高純度化された酸化物半導体膜を形成する。物半導体膜の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。記熱処理の温度は、250°C以上650°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。上記熱処理によって絶縁膜102から酸素を供給し、i型(真性半導体)またはi型に限りなく近い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することができる。エッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。インクジェット法などの方法を用いてマスクを形成しても良い。0058なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよい。これらを組み合わせて用いてもよい。膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。本実施の形態ではソース電極およびドレイン電極層を形成するための導電膜として、膜厚100nmのタングステン膜を用いる。ここで形成されるソース電極層104aの端部とドレイン電極層104bの端部との間隔によって、トランジスタ140のチャネル長Lが決定されることになる。0060次に、酸化物半導体膜108と接し、かつ、ソース電極層104aおよびドレイン電極層104bを覆うゲート絶縁膜110を形成する。0061ゲート絶縁膜110は、絶縁膜102と同様に形成することができる。酸化ガリウム、これらの混合材料、などを用いて形成すればよい。トランジスタのゲート絶縁膜として機能することを考慮して、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0))、などの比誘電率が高い材料を採用しても良い。本実施の形態では、スパッタリング法により膜厚100nmの酸化シリコン膜を用いる。0062その後、ゲート電極112を形成する。ゲート電極112は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。ゲート電極112は、単層構造としても良いし、積層構造としても良い。0063以上の工程でトランジスタ140が形成される。0064そして、ゲート電極112の形成後にトランジスタ140を覆う絶縁膜114を形成する。絶縁膜114は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ガリウム、これらの混合材料、などを用いて形成することができる。施の形態では、絶縁膜114としてスパッタリング法により膜厚300nmの酸化シリコン膜を用いる。下に理論的な考察を示す。0066チャネル形成領域を含む酸化物半導体膜108、即ちIGZOと、ソース電極層およびドレイン電極層を構成するタングステンの物性値を、測定手法と共に表1に示す。00670068IGZOのバンドギャップは3.2eVと大きい。これらの測定値から、IGZOの電子親和力は4.6eVと求まるが、ソース電極層及びドレイン電極層の材料であるタングステンの仕事関数5.0eVと近いことがわかる。0069図1(B)にトランジスタ140のバンド図を示す。図1(A)中の点線A−A’と図1(B)が対応している。図10070以下、説明を単純にするため、IGZOは完全結晶とし、欠陥準位や、不純物準位はないものと仮定する。その場合、オフ電流に寄与する要素として、3つが考えられる。一つ目は、熱励起した電子のソースからチャネルへの注入、二つ目は、熱励起した正孔のドレインからチャネルへの注入、三つ目は、正孔のドレインからチャネルへのトンネリングである。0071例えば、電子のエネルギー障壁をバンドギャップの1/2の1.6eVとする。図2(A)にバンドのイメージ図を示す。フェルミエネルギーよりも1.6eV高いエネルギーを持つ電子は、1027個に1個しかない。伝導帯の実効状態密度が1019個/cm3としても、伝導帯には10−8個/cm3しかいないことになる。このことは、バンドギャップが大きいことが効いている。図20072なお、図2(A)に示すように、フェルミエネルギーよりも2.8eV高いエネルギーを持つ正孔は、1047個に1個しかない。価電子帯の実効状態密度が1019個/cm3としても、価電子帯には10−28個/cm3しかいないことになる。このことは、イオン化ポテンシャルが大きいことが効いている。図20073また、図2(B)にVg<0Vとした場合のバンドのイメージ図を示す。域がn−となっても、Vg<0Vを与えることで、電子のエネルギー障壁を高くできる。フェルミエネルギーよりも2.8eV高いエネルギーを持つ電子は、1047個に1個しかない。伝導帯の実効状態密度を1019個/cm3とすると、伝導帯には10−28個/cm3しかいない。バンドギャップが大きいことが効いている。図20074Vg<0Vとし、さらにドレイン電圧Vd>0Vを与えた場合のバンドの概略図を図3に示す。ドレイン電圧Vd>0Vを与えると、エネルギー障壁以上のエネルギーを持つ電子や正孔が流れる。熱励起によるリーク電流は、1ヨクトアンペア(1yA)よりずっと小さい値となる。小さく、電子の熱励起によるリークは、バンドギャップが大きいため、Vg<0Vとすることで十分小さくできると考えられる。0076ここで熱励起によるリーク電流を算出する手順を説明する。0077キャリア密度が平衡状態よりも少ない場合、電子正孔対の生成確率Rnetは、直接遷移であってもShockley−Read−Hall型の間接遷移であっても、下式(1)で表される。00780079Egはエネルギーギャップ、kBはボルツマン定数、Tは温度である。0080T=300Kにおいては、IGZOを用いたトランジスタ(以下IGZO−FETと呼ぶ)のバンドギャップが3.2eV、Siを用いたトランジスタ(以下Si−FETと呼ぶ)のバンドギャップが1.1eVであるから、式(1)の指数因子の比は、exp(−(Eg(IGZO)−Eg(Si))/kBT)〜10−35と見積もられる。従って、IGZO−FETにおける電子正孔対の生成確率は、Si−FETと比較して35桁小さく、実質無視できることがわかる。0081このことは、IGZO−FETの熱励起によるオフ電流は、熱励起した電子のソースからチャネルへの注入(図3の黒丸)、もしくは熱励起した正孔のドレインからチャネルへの注入(図3の白丸)のいずれかであることを示している。図30082熱励起した電子のソースからチャネルへの注入によるリーク電流は、チャネル部のエネルギー障壁ΔEele(=EC−EF)を用いると、下式(2)で表される。00830084ECは伝導帯の下端のエネルギー、EFはフェルミエネルギーである。0085フラットバンド状態では、IGZO−FETは、ΔEele〜Eg/2(=1.6eV)(真性半導体を仮定)、Si−FETはΔEele〜0.6eV(Siのp−n接合におけるビルトインポテンシャル)と見積もられる。この場合、式(2)の指数因子の比は、exp(−(ΔEele(IGZO)−ΔEele(Si))/kBT)〜10−17となり、IGZO−FETにおける熱励起電子のチャネルへの注入は、Si−FETと比較して、指数因子が17桁小さくなる(T=300K)。0086また、ゲート電圧を低くすることで、熱励起電子のチャネルへの注入を指数的に小さくすることができる。ΔECは、下式(3)で表される。00870088ここでSはS値、qは素電荷量である。図13に示すIGZO−FETの電気特性の一例では、S値はS=69mV/decadeという良好な値が得られる。式(3)によれば、ゲート電位を−1Vシフトさせることで、式(2)の指数因子は、exp(−60/69/kBT)〜10−15と十分に小さくすることができる。質無視できることがわかる。図130089また、熱励起した正孔のドレインからチャネルへの注入によるリーク電流は、接合部のエネルギー障壁ΔEholeを用いると、下式(4)で表される。極の仕事関数の差で表され、表1より、ΔEhole=2.8eVとなる。Si−FETにおいては、正孔のドレインからチャネルへの注入は、ドレイン領域における少数キャリア密度に比例するため、およそexp(−Eg(Si)/kBT)に比例する。式(4)の指数因子の比は、下式(5)となる。00920093式(4)の指数因子の比は、式(5)となり、IGZO−FETにおける熱励起正孔のチャネルへの注入は、Si−FETと比較して、指数因子が27桁小さく、実質無視できることがわかる(T=300K)。0094次に、トンネル電流による寄与について考察する。IGZO−FETのオフ電流へのトンネル電流による寄与は、ドレインからチャネルへの正孔のトンネリングと考えられる。型ポテンシャル障壁を粒子が透過する場合について考える。図40096x<0における粒子の有効質量をm、x≧0における粒子の有効質量をm*とする。域にある障壁をトンネルしてx>aの領域に透過する確率は、シュレーディンガー方程式を解くことにより、下式(6)で与えられる。00970098ここでkは、下式(7)である。00990100なお、hはプランク定数、γ≡m*/mは質量比である。sinh2(ka√γ)が大きくなるにつれて、透過確率Tはexp(−2ka√γ)の形で指数関数的に小さくなる。0101この場合、粒子は正孔に、x<0の領域はドレインに、x>0の領域はチャネルに相当する。mはタングステンにおける正孔の有効質量(ここでは裸の電子の質量に等しいと仮定する)、m*はIGZOにおける正孔の有効質量に等しい。関数的に依存することがわかる。率は急激に小さくなる。そこで、以下ではIGZO結晶における正孔の有効質量を求めることにする。具体的には、密度汎関数法(DFT)を基にした第一原理計算によってエネルギーバンド構造を調べ、価電子帯端での正孔の有効質量を決定する。0104IGZOの結晶構造(YbFe2O4構造)を図5に示す。図50105図5に示すように、InO2層が1層、Ga及びZnとOから成る層が2層組み合わさった3層のユニットが、c軸方向に3つ重なった構造がユニットセルとなっている。ユニットセル内の原子数の総数は84個である。図50106第一原理計算を用い、バンド構造を求め、価電子帯端の様子から正孔の有効質量を以下に示す手順で求める。Approximation)を採用した。局在基底関数のカットオフエネルギーは200ryd(≒2.7keV)とし、k点は5×5×3メッシュを用いてサンプリングした。0108計算により求めたIGZOのバンド図を図6(A)に示し、IGZO構造のブリリアンゾーンを図6(B)に示す。図6(A)には点線丸で伝導帯端601、価電子帯端602を示している。ここで注目すべきことは、伝導帯の分散に比べて、価電子帯の分散が非常にフラットになっていることである。図60109図7(A)は、図6(A)の価電子帯の拡大図である。図7(B)はIGZO構造のブリリアンゾーンを示している。図6図70110さらにk空間において詳細な計算を行うことで、価電子帯端の正孔の有効質量を、見積もった。表2に価電子帯端の正孔の有効質量を、伝導帯端の電子の有効質量と共に示す。ため、Siにおける正孔の有効質量も記載した。実空間の結晶格子ベクトルの軸をa軸、b軸、c軸とし、対応する逆格子ベクトルの軸をa*軸、b*軸、c*軸と表した。01110112Siにおける正孔の有効質量は、約0.2(軽い正孔)未満であるのに対して、IGZOにおける正孔の有効質量は、約10以上と非常に大きい値となった。これは、Siの正孔の有効質量(軽い正孔)や、電子の有効質量と比べて約50倍以上である。IGZOの電子の有効質量(約0.25)と比べて約40倍以上である。効質量が10以上の重い正孔により極めて小さくなることがわかる。IGZOの重い正孔を10とし、Siの重い正孔と比較した場合、仮にV0−E≒1eV、a≒1nmとすると、式(5)の指数因子の比は、exp(−2ka(√γ(IGZO)−√γ(Si)))〜10−13と見積もられる。従って、IGZO−FETにおける正孔のトンネリング確率は、Si−FETと比較して指数因子が13桁小さくなる。実際には、IGZOのバンドギャップがSiのバンドギャップよりも大きいために、さらに小さくなる。0114なお、IGZOにおいて、c軸方向の正孔の有効質量よりも、a軸方向およびb軸方向の有効質量のほうが大きい結果となった。このことから、ab面に流れる正孔トンネル電流は、c軸方向を流れる正孔トンネル電流より小さくなると考えられる。0115IGZOにおいて、正孔の有効質量が裸の電子の質量に比べて約10倍以上重くなることから、トンネルによるリーク電流が小さいことを示した。励起によるリーク電流が十分小さいことを示した。以上の理論的考察により、IGZOをチャネルに用いたFETにおけるオフ電流が極めて低くできることがわかる。0116上述の計算を行ったIGZOとは、In:Ga:Zn=1:1:1であるIGZOであり、IGZO(111)と表記する。IGZO(111)の結晶構造を保ったまま、InとGaの比を変えた材料についても、同様の計算を行った。具体的には、In:Ga:Zn=3:1:2であるIGZO(以下、IGZO(312)と表記する)、In:Ga:Zn=4:0:2であるIGZO(以下、IGZO(402)と表記する)、In:Ga:Zn=0:4:2であるIGZO(以下、IGZO(042)と表記する)について計算を行った。IGZO(402)は酸化インジウム亜鉛、IGZO(042)は酸化ガリウム亜鉛である。これら結果を表3に示す。01170118図14には表3の材料に対応する逆格子ベクトルとブリリアンゾーンを示している。図140119表3に示すようにIGZOはInとGaの比によらず、正孔の有効質量は重いことが確認できる。具体的には、Siの正孔の有効質量(軽い正孔)や電子の有効質量と比べて20倍以上である。IGZOにおける電子の有効質量(0.2〜0.25)と比べて20倍以上である。IGZO−FETにおいてはInとGaの比によらず、正孔トンネル電流が極めて低いことが予想される。IGZO(042)のc*軸方向のみ、正孔0.5以下と軽い値となった。0120また、比較のため、酸化インジウム、および、金属M(MはSn、Ti、Zr、Hfのいずれか一)でIn原子の一部(典型的には0〜10atomic%)を置換した材料(In1.875M0.125O3)について同様の計算を行った。In原子の16個に1個を他の元素に置換した材料をIn1.875M0.125O3と記載する。造はビックスバイト構造とした。具体的には、上述したIGZOの計算と同様な手法を用いて、正孔の有効質量を見積もった。k点は5×5×5メッシュを用いてサンプリングした。算出した有効質量の値を表4に示す。表4の材料に対応する逆格子ベクトルとブリリアンゾーンを示す図が図15である。図1501210122なお、表4の材料名の最後の(b)と(d)はインジウム原子を置換した場所を表す。ワイコフ表示でb、およびdと表され、この表示に従って、bサイトのインジウムを置換した材料に(b)を、dサイトのインジウムを置換した材料に(d)を付記した。向、b*軸方向、c*軸方向のいずれにおいても2〜3程度と大きな値を示した。これは、Siの正孔の有効質量(軽い正孔)や、電子の有効質量と比べて10倍以上であり、In2O3の重い正孔と考えてよい。これは、In2O3の電子の有効質量と比べて10倍以上である。このことから、これらの材料においても、トンネル電流は極めて低くなると考えられる。正孔の有効質量は、軽い軸では、1.4〜2.1程度、重い軸では約4以上である。10倍以上の有効質量を有する。このことから、これらの材料においても、トンネル電流は極めて低くなると考えられる。0125また、比較のため、IGZO(In:Ga:Zn=1:1:1)において、Gaを金属M(MはTi、Zr、Hfのいずれか一)で置換した材料について同様の計算を行った。晶構造はYbFe2O4構造とした。具体的には、上述したIGZOの計算と同様な手法を用いて、正孔の有効質量を見積もった。k点は5×5×3メッシュを用いてサンプリングした。算出した有効質量の値を表5に示す。01260127表5に示すように、ITiZO(In:Ti:Zn=1:1:1)やIZrZO(In:Zr:Zn=1:1:1)においては、正孔の有効質量はa*軸方向、b*軸方向において3〜7、c*軸方向においても0.4〜0.5程度となった。a*軸方向とb*軸方向においては、Siの電子や正孔の有効質量と比較して10倍以上であり、重い正孔である。同じ材料の電子の有効質量の約10倍である。IHfZO(In:Hf:Zn=1:1:1)においては、正孔の有効質量は2〜8となった。Siの電子や正孔の重さと比較して10倍以上であり、重い正孔である。In原子の16個に1個を他の元素に置換したそれぞれの材料の電子の有効質量の約10倍(c*軸方向は約5倍以上)である。このことから、これらの材料においては、トンネル電流は極めて低くなると考えられる。0128また、比較のため、IGO(InGaO3)やSiCやGaNについても同様の計算を行った。k点は5×5×3メッシュを用いてサンプリングした。量の値を各物質の結晶構造、イオン化ポテンシャル、バンドギャップ及び電子親和力と共に表6に示す。In2O3についても再度記した。質量は0.5以下となった。これらの材料では、軽い正孔によるトンネルが支配的と考えられ、IGZOとは大きく異なると考えられる。バンドギャップ及び電子親和力の値はいずれもIGZOと同程度であるが、これらの材料でFETを作製した場合、IGZO−FETと比較して、トンネルによるリーク電流が大きくなり、オフ電流も大きくなる可能性がある。0131表6に示したIGO、In2O3においては、正孔の有効質量は2〜3程度となった。効質量や正孔の有効質量と比較して10倍以上である。同じ材料の電子の有効質量と比較して約10倍以上である。起によるリーク電流の寄与も小さいと考えられる。従って、これらの材料でFETを作製した場合、トンネルによるリーク電流は十分小さく、オフ電流も極めて小さくなると考えられる。0133なお、ソース領域とドレイン領域の構造によって、リーク電流の流れ方が異なるが、以下のような理由で、比較を行うことができる。n型Si−FETは、n+Siからなるソース領域及びドレイン領域を有するのに対し、IGZO−FETは真性半導体であるIGZOがソース領域及びドレイン領域に直接接続されている。その結果、熱励起によるリーク電流は、Si−FETにおいては、ソース領域及びドレイン領域における少数キャリアである正孔の拡散電流であるが、IGZO−FETにおいては、金属とIGZOの接続部に形成されるエネルギー障壁を超える正孔の注入である。属とIGZOの接続部に形成されるエネルギー障壁を横切るトンネル電流である。IGZO−FETとSi−FETにおいて、リーク電流の指数因子は同じであり、上述したようなIGZO−FETとSi−FETとの比較の議論が成り立つ。0134熱励起による正孔のリーク電流は、チャネル部に用いる材料のイオン化ポテンシャルとソース電極材料及びドレイン電極材料の仕事関数の差をエネルギー障壁として見積もることができる。金属の仕事関数は、典型的には5eV程度もしくはそれ以下である。上、より好適には7eV以上であることが好ましい。質量と比べて5倍以上、つまり有効質量が1以上であれば、Siにおけるトンネル電流のルート5乗以下、つまり2乗以下となり、非常に小さくなる。好ましくは、正孔の有効質量がSiにおける電子や正孔の有効質量と比べて10倍以上、つまり2以上であれば、Siにおけるトンネル電流のルート10乗以下、つまり3乗以下となり、非常に小さくなり好ましい。0136Si−FETやGaN−FETのようにバンド間トンネルが重要となる場合は、電子のトンネル電流と正孔のトンネル電流の両方の寄与が考えられる。電子と正孔が同じ有効質量の場合には、それぞれ同じだけ電流に寄与するが、正孔の有効質量が電子の有効質量に比べて重いと、正孔の電流の寄与が減り、電子のトンネル電流の寄与が残る。合には、同材料の電子の有効質量と正孔の有効質量の比も重要である。電子の有効質量は、トランジスタの移動度やオン電流にとって小さいことが好ましい。正孔の有効質量は、トンネル電流を抑制するために大きいことが好ましい。電子によるトンネル電流の寄与に対して十分小さくなれば有効である。典型的には、正孔の有効質量は、電子の有効質量の5倍、好ましくは10倍、さらに好ましくは20倍であるとトンネル電流の低減に有効である。0137バンドギャップが2eVより小さいと、電子または正孔のエネルギー障壁は2eV未満となるために、熱によるリーク電流が十分に小さくならないと考えられる。バンドギャップが4eVより大きいと、ソース電極またはドレイン電極との間にショットキー接合が形成され、トランジスタのオン電流が十分に得られない場合が多いと考えられる。従って、バンドギャップは、2eV以上、4eV以下が好ましい。0138ゲート電極にフラットバンド電位が与えられた場合の、チャネル形成領域におけるキャリア密度は、10−10/cm3以上1017/cm3未満であることが好ましい。好ましくは、1016/cm3未満である。キャリア密度が1017/cm3以上では、ゲート電極に負電位を与えてもトランジスタを十分にオフにすることが難しくなる。オフ電流を十分に下げることが難しくなる。0139(実施の形態2)本実施の形態では、半導体装置の一例として、記憶媒体(メモリ素子)を示す。材料を用いたトランジスタとを同一基板上に形成する。0140図8は、半導体装置の構成の一例である。図8(A)には、半導体装置の断面を、図8(B)には、半導体装置の平面を、それぞれ示す。ここで、図8(A)は、図8(B)のC1−C2およびD1−D2における断面に相当する。装置をメモリ素子として用いる場合の回路図の一例を示す。上部に実施の形態1で示したトランジスタ140を有する。トランジスタ140は、第2の半導体材料として酸化物半導体を用いている。シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が極めて低くできる特性により長時間の電荷保持を可能とする。図80141図8におけるトランジスタ240は、半導体材料(例えば、シリコンなど)を含む基板200に設けられたチャネル形成領域216と、チャネル形成領域216を挟むように設けられた不純物領域220と、不純物領域220に接する金属間化合物領域224と、チャネル形成領域216上に設けられたゲート絶縁膜208と、ゲート絶縁膜208上に設けられたゲート電極210と、を有する。SOI基板などを適用することができる。一般に「SOI基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。膜は、シリコン半導体膜に限定されない。基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。0143基板200上にはトランジスタ240を囲むように素子分離絶縁膜206が設けられており、トランジスタ240を覆うように絶縁膜228および絶縁膜230が設けられている。高集積化を実現するためには、図8(A)に示すようにトランジスタ240がサイドウォール絶縁膜を有しない構成とすることが望ましい。純物濃度が異なる領域を含む不純物領域220を設けても良い。図80144トランジスタ240はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ240は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。ゲート電極210の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ140の特性を向上させるために、絶縁膜228や絶縁膜230の表面は可能な限り平坦にしておくことが望ましい。選択的にエッチングして酸化物半導体膜108を形成する。酸化物半導体膜は、実施の形態1に示す材料及び形成プロセスを用いる。0147次に、酸化物半導体膜108上に導電膜を形成し、該導電膜を選択的にエッチングして、ソース電極104a、ドレイン電極104bを形成する。0148導電膜は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。Mn、Mg、Zr、Be、Nd、Scのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。0149導電膜は、単層構造であっても良いし、2層以上の積層構造としてもよい。造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。導電膜を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極104a、およびドレイン電極104bへの加工が容易であるというメリットがある。0150上部のトランジスタ140のチャネル長(L)は、ソース電極104a、およびドレイン電極104bの下端部の間隔によって決定される。満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm〜数10nmと波長の短い超紫外線を用いるのが望ましい。0151次に、酸化物半導体膜108に接するゲート絶縁膜110を形成する。ゲート絶縁膜110は、実施の形態1に示す材料及び形成プロセスを用いる。0152次に、ゲート絶縁膜110上において酸化物半導体膜108と重畳する領域にゲート電極112aを形成し、ソース電極104aと重畳する領域に電極112bを形成する。0153ゲート絶縁膜110の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理(加酸化などとも呼ぶ)を行うのが望ましい。望ましくは250°C以上350°C以下である。間の熱処理を行えばよい。熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。0154なお、加酸化を目的とする熱処理のタイミングはこれに限定されない。極の形成後に加酸化を目的とする熱処理を行っても良い。等を目的とする熱処理を兼ねさせても良い。純度化することができる。0156ゲート電極112aおよび電極112bは、ゲート絶縁膜110上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。0157次に、ゲート絶縁膜110、ゲート電極112a、および電極112b上に、絶縁膜151および絶縁膜152を形成する。絶縁膜151および絶縁膜152は、スパッタ法やCVD法などを用いて形成することができる。化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。0158次に、ゲート絶縁膜110、絶縁膜151、及び絶縁膜152に、ドレイン電極104bにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。0159その後、上記開口に電極154を形成し、絶縁膜152上に電極154に接する配線156を形成する。0160電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電膜を形成した後、エッチング処理やCMPといった方法を用いて、上記導電膜の一部を除去することにより形成することができる。0161配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。素や、上述した元素を成分とする合金等を用いることができる。Mn、Mg、Zr、Be、Nd、Scのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極104aまたはドレイン電極104bなどと同様である。0162以上により、高純度化された酸化物半導体膜108を用いたトランジスタ140、および容量素子164が完成する。容量素子164は、ソース電極104a、酸化物半導体膜108、ゲート絶縁膜110、および電極112b、で構成される。0163なお、図8の容量素子164では、酸化物半導体膜108とゲート絶縁膜110を積層させることにより、ソース電極104aと、電極112bとの間の絶縁性を十分に確保することができる。十分な容量を確保するために、酸化物半導体膜108を有しない構成の容量素子164を採用しても良い。容量が不要の場合は、容量素子164を設けない構成とすることも可能である。図80164図8(C)には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。量素子164の電極の一方と、トランジスタ240のゲート電極と、は電気的に接続されている。Line:ビット線とも呼ぶ)とトランジスタ240のドレイン電極とは、電気的に接続されている。Line:第2の信号線とも呼ぶ)と、トランジスタ140のゲート電極とは、電気的に接続されている。Line:ワード線とも呼ぶ)と、容量素子164の電極の他方は電気的に接続されている。図80165酸化物半導体を用いたトランジスタ140は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ140をオフ状態とすることで、トランジスタ140のソース電極またはドレイン電極の一方と、容量素子164の電極の一方と、トランジスタ240のゲート電極とが電気的に接続されたノード(以下、ノードFG)の電位を極めて長時間にわたって保持することが可能である。容量素子164を有することにより、ノードFGに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。0166半導体装置に情報を記憶させる場合(書き込み)は、まず、第4の配線の電位を、トランジスタ140がオン状態となる電位にして、トランジスタ140をオン状態とする。これにより、第3の配線の電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷(以下、ロー(Low)レベル電荷、ハイ(High)レベル電荷という)のいずれかが与えられるものとする。第4の配線の電位を、トランジスタ140がオフ状態となる電位にして、トランジスタ140をオフ状態とすることにより、ノードFGが浮遊状態となるため、ノードFGには所定の電荷が保持されたままの状態となる。以上のように、ノードFGに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。0168記憶された情報を読み出す場合(読み出し)は、第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、ノードFGに保持された電荷量に応じて、トランジスタ240は異なる状態をとる。一般に、トランジスタ240をnチャネル型とすると、ノードFGにHighレベル電荷が保持されている場合のトランジスタ240の見かけのしきい値Vth_Hは、ノードFGにLowレベル電荷が保持されている場合のトランジスタ240の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ240を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの間の電位V0とすることにより、ノードFGに保持された電荷を判別できる。書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トランジスタ240は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ240は「オフ状態」のままである。このため、第5の配線の電位を制御して、トランジスタ240のオン状態またはオフ状態を読み出す(第2の配線の電位を読み出す)ことで、記憶された情報を読み出すことができる。荷を保持したノードFGに、新たな電位を供給することで、ノードFGに新たな情報に係る電荷を保持させる。具体的には、第4の配線の電位を、トランジスタ140がオン状態となる電位にして、トランジスタ140をオン状態とする。その後、第4の配線の電位をトランジスタ140がオフ状態となる電位にして、トランジスタ140をオフ状態とすることにより、ノードFGには、新たな情報に係る電荷が保持された状態となる。ノードFGに第1の書き込みによって所定量の電荷が保持された状態で、第1の書き込みと同様の動作(第2の書き込み)を行うことで、記憶させた情報を上書きすることが可能である。0170本実施の形態で示すトランジスタ140は、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体膜108を用いることで、トランジスタ140のオフ電流を十分に低減することができる。このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能で、信頼性の高い半導体装置が得られる。0171また、本実施の形態において示す半導体装置では、トランジスタ240とトランジスタ140を重畳させることで、集積度が十分に高められた半導体装置が実現される。宜組み合わせて用いることができる。Unit)について説明する。0174図9(A)は、CPUの具体的な構成を示すブロック図である。I/F)、書き換え可能なROM1199、及びROMインターフェース1189(ROMI/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよい。実際のCPUはその用途によって多種多様な構成を有している。図90175バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。0177また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。0178図9(A)に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ1196のメモリセルには、上記実施の形態2に開示したメモリセルを用いることができる。図90179図9(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。容量素子によるデータの保持を行うかを、選択する。持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図9(B)及び図9(C)の回路の説明を行う。図90181図9(B)及び図9(C)では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態2に開示した記憶回路の構成の一例を示す。有するメモリセル群1143とを有している。施の形態2に記載されているメモリセルを用いることができる。源電位VDDが供給されている。メモリセル群1143が有する各メモリセル1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図90183図9(B)では、スイッチング素子1141として、上記実施の形態1に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。図90184なお、図9(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。図90185また、図9(B)では、スイッチング素子1141により、メモリセル群1143が有する各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていてもよい。図90186また、図9(C)には、メモリセル群1143が有する各メモリセル1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、メモリセル群1143が有する各メモリセル1142への、ローレベルの電源電位VSSの供給を制御することができる。図90187メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。費電力を低減することができる。Array)等のLSIにも応用可能である。0189本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。0190(実施の形態4)本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。医療機器、などが挙げられる。ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。疇に含まれるものとする。これらの電子機器の具体例を図10に示す。図100191図10(A)は、表示部を有するテーブル9000を示している。筐体9001に表示部9003が組み込まれており、表示部9003により映像を表示することが可能である。4本の脚部9002により筐体9001を支持した構成を示している。電力供給のための電源コード9005を筐体9001に有している。器の低消費電力を実現することができる。操作により他の家電製品をコントロールする制御装置としてもよい。イメージセンサ機能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせることができる。直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。着するための固定部3022と、スピーカ、操作ボタン3024、外部メモリスロット3025等が設けられている。実施の形態1のトランジスタ、または実施の形態2に示したメモリを本体3021に内蔵されているメモリやCPUなどに適用することにより、より省電力化された携帯音楽プレイヤーとすることができる。図100196さらに、図10(B)に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。図100197図10(C)はコンピュータであり、CPUを含む本体9201、筐体9202、表示部9203、キーボード9204、外部接続ポート9205、ポインティングデバイス9206等を含む。示部9203に用いることにより作製される。実施の形態3に示したCPUを利用すれば、省電力化されたコンピュータとすることが可能となる。図100198図11(A)及び図11(B)は2つ折り可能なタブレット型端末である。図11(A)は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モード切り替えスイッチ9036、留め具9033、操作スイッチ9038、を有する。図110199図11(A)及び図11(B)に示すような携帯機器においては、画像データの記憶などにメモリが使用されている。実施の形態2に説明した半導体装置をメモリとして使用することができる。電力が十分に低減することができる。示された操作キー9638にふれることでデータ入力をすることができる。表示部9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部9631aの全ての領域がタッチパネルの機能を有する構成としても良い。部9631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表示画面として用いることができる。0201また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一部をタッチパネルの領域9632bとすることができる。タッチパネルのキーボード表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで表示部9631bにキーボードボタン表示することができる。0202また、タッチパネルの領域9632aとタッチパネルの領域9632bに対して同時にタッチ入力することもできる。0203また、表示モード切り替えスイッチ9034は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。0204また、図11(A)では表示部9631bと表示部9631aの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。一方が他方よりも高精細な表示を行える表示パネルとしてもよい。図110205図11(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池9633、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有する。図11(B)では充放電制御回路9634の一例としてバッテリー9635、DCDCコンバータ9636を有する構成について示している。図110206なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態にすることができる。久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。表示部、又は映像信号処理部等に供給することができる。体9630の片面又は両面に設けることができ、バッテリー9635の充電を効率的に行う構成とすることができる。バッテリー9635としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。0209また、図11(B)に示す充放電制御回路9634の構成、及び動作について図11(C)にブロック図を示し説明する。路9634に対応する箇所となる。図110210まず外光により太陽電池9633により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようDCDCコンバータ9636で昇圧又は降圧がなされる。電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ9637で表示部9631に必要な電圧に昇圧又は降圧をすることとなる。表示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー9635の充電を行う構成とすればよい。電素子(ピエゾ素子)や熱電変換素子(ペルティエ素子)などの他の発電手段によるバッテリー9635の充電を行う構成であってもよい。信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。0212図12(A)において、テレビジョン装置8000は、筐体8001に表示部8002が組み込まれており、表示部8002により映像を表示し、スピーカ部8003から音声を出力することが可能である。実施の形態1に示すトランジスタを用いて表示部8002のスイッチング素子またはドライバー回路に用いることが可能である。Panel)などの、半導体表示装置を用いることができる。0214テレビジョン装置8000は、受信機やモデムなどを備えていてもよい。置8000は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向(送信者から受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。0215また、テレビジョン装置8000は、情報通信を行うためのCPUや、メモリを備えていてもよい。テレビジョン装置8000は、実施の形態2に示すメモリや、実施の形態3に示すCPUを用いることが可能である。0216図12(A)において、室内機8200及び室外機8204を有するエアコンディショナーは、実施の形態3のCPUを用いた電気機器の一例である。具体的に、室内機8200は、筐体8201、送風口8202、CPU8203等を有する。図12(A)において、CPU8203が、室内機8200に設けられている場合を例示しているが、CPU8203は室外機8204に設けられていてもよい。室内機8200と室外機8204の両方に、CPU8203が設けられていてもよい。実施の形態3に示したCPUは、酸化物半導体を用いたCPUであるため、省電力に優れたエアコンディショナーを実現できる。図120217図12(A)において、電気冷凍冷蔵庫8300は、酸化物半導体を用いたCPUを備える電気機器の一例である。用扉8302、冷凍室用扉8303、CPU8304等を有する。図12(A)では、CPU8304が、筐体8301の内部に設けられている。実施の形態3に示したCPUを電気冷凍冷蔵庫8300のCPU8304に用いることによって省電力化が図れる。図120218図12(B)、及び図12(C)において、電気機器の一例である電気自動車の例を示す。電気自動車9700には、二次電池9701が搭載されている。力は、制御回路9702により出力が調整されて、駆動装置9703に供給される。回路9702は、図示しないROM、RAM、CPU等を有する処理装置9704によって制御される。実施の形態3に示したCPUを電気自動車9700のCPUに用いることによって省電力化が図れる。電動機と内燃機関と、を組み合わせて構成される。荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回路9702は、処理装置9704の制御信号により、二次電池9701から供給される電気エネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。0220本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。0221実施の形態1の作製工程で得られるトランジスタのVg−Id曲線の一例を図13に示す。オフ電流を検知するためにチャネル幅1mとし、チャネル長3μmのサイズのトランジスタを用い、室温で測定した。図13実施例0222図13に示すように、オフ電流はゲート電圧が−3Vあるいはその近傍で1×10−13A以下、あるいは1×10−14A以下であることがわかる。これらをチャネル幅1μmあたりに換算すると、それぞれ1×10−19A/μm(100zA/μm)以下、あるいは1×10−20A/μm(10zA/μm)以下となる。オフ電流は、半導体パラメータアナライザの測定下限(1×10−13A)以下であり、正確な値を見積もることはできなかった。長時間の測定による精密な評価を行うことで、150°Cにおいてチャネル幅1μmあたり約10zA(ゼプトアンペア)、125°Cにおいてチャネル幅1μmあたり約2zA(ゼプトアンペア)85°Cにおいてチャネル幅1μmあたり約50yA(ヨクトアンペア)の値が得られた。この測定によって得られたアレニウス・プロットを図16のグラフに示す。このグラフによると27°Cでのトランジスタのオフ電流は、2×10−26A/μmと見積もることができる。厚は100nm、ドレイン電圧は3V、ゲート電圧は−3Vである。このように小さいオフ電流については、実施の形態1に示したように理論的に実証できている。処理装置ページトップへこの技術を出願した法人この情報を共有FacebookTwitterGoogle+LinkedInこの技術を発明した人物この情報を共有FacebookTwitterGoogle+LinkedInページトップへ関連する挑戦したい社会課題この情報を共有FacebookTwitterGoogle+LinkedIn交通渋滞のない社会を実現する交通渋滞のない社会を実現すると、移動時のストレスがなくなり、廃棄ガス量の減少など環境問題の解決にも大きく貢献します。交通渋滞によって生じる経済的な損失は非常に大きく、2017年には国内だけで年...最終更新日:2018/06/18手足の欠損や麻痺をおぎなう社会を実現する手足の欠損や麻痺をおぎなうことが出来ると、日本国内だけでも約200万人の対象者とその家族の生活を快適にすることができます。課題の一つとして、コランダム構造を有する結晶性酸化膜が積層されている積層体を提示することを目的とする。