×この技術を簡単クリック査定この機能をご利用いただくには、会員登録(無料)が必要です。出願した特許の牽制数、引用された数などを知る事ができます。気になる技術や特許をブックマークしておけば、いつでも後から読むことができます。後で印刷するために、公報をPDFでダウンロードできます。会員登録してastamuseを使えば、もっと簡単に便利にお使いいただけます。会員登録(無料)「astamuse」は世界中の挑戦したい社会課題に挑戦し、未来を創る人のプラットフォームです。S-RAM※この項目の情報は公開日時点(2019年7月18日)のものです。優れたパワーゲーティングができる、新規な構成の半導体装置を提供すること。記憶したデータを不揮発化できるSRAMをベースとしたメモリセルと、メモリセルの周辺回路とで、パワーゲーティングする状態を異ならせることができる構成とする。短い第1の期間では、メモリセルへのパワーゲーティングを行い、それより長い第2の期間では、メモリセル及び周辺回路へのパワーゲーティングを行う。長い第3の期間では、メモリセル及び周辺回路に与える電源電圧を生成する回路のパワーゲーティングを行う。Memory)は、データの書き込み/読み出しを高速に行える点でプロセッサ等のキャッシュメモリに用いられている。SRAMは揮発性メモリのため、電源供給の停止によってデータが消滅してしまう。優れたパワーゲーティングができる、新規な構成の半導体装置を提供すること。記憶したデータを不揮発化できるSRAMをベースとしたメモリセルと、メモリセルの周辺回路とで、パワーゲーティングする状態を異ならせることができる構成とする。短い第1の期間では、メモリセルへのパワーゲーティングを行い、それより長い第2の期間では、メモリセル及び周辺回路へのパワーゲーティングを行う。長い第3の期間では、メモリセル及び周辺回路に与える電源電圧を生成する回路のパワーゲーティングを行う。0002なお本発明の一態様は、上記の技術分野に限定されない。術分野は、物、方法、または、製造方法に関するものである。本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。動方法、または、それらの製造方法、を一例として挙げることができる。Memory)は、データの書き込み/読み出しを高速に行える点でプロセッサ等のキャッシュメモリに用いられている。0004SRAMは揮発性メモリのため、電源供給の停止によってデータが消滅してしまう。そのため、SRAMの構成に、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ(OSトランジスタ)と容量素子を追加し、データの消滅を防ぐ構成が提案されている(例えば、特許文献1を参照)。発明が解決しようとする課題0006データの消滅を防ぐ構成において、さらなる低消費電力化が望まれる。0007本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。0008または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することを課題の一とする。本発明の一態様は、細粒度でのパワーゲーティングを実現できる、新規な構成の半導体装置等を提供することを課題の一とする。0009なお本発明の一態様の課題は、上記列挙した課題に限定されない。他の課題の存在を妨げるものではない。他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。本発明の一態様は、上記列挙した記載、及び/又は他の課題のうち、少なくとも一つの課題を解決するものである。第1のパワースイッチをオフにする第1の状態と、第1乃至第3のパワースイッチをオフにする第2の状態と、第1乃至第3の電源電圧の生成を停止する第3の状態と、を切り替えることができる機能を有する半導体装置である。発明の効果0012本発明の一態様は、新規な構成の半導体装置等を提供することができる。0013または、本発明の一態様は、低消費電力化を実現する、新規な構成の半導体装置等を提供することができる。本発明の一態様は、細粒度でのパワーゲーティングを実現できる、新規な構成の半導体装置等を提供することができる。0014なお本発明の一態様の効果は、上記列挙した効果に限定されない。他の効果の存在を妨げるものではない。他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。本発明の一態様は、上記列挙した効果、及び/又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。図面の簡単な説明0015本発明の一態様を説明するためのブロック図。一態様を説明するためのブロック図及びタイミングチャート。本発明の一態様を説明するためのブロック図及びタイミングチャート。本発明の一態様を説明するためのブロック図及びタイミングチャート。本発明の一態様を説明するためのブロック図。本発明の一態様を説明するための回路図及びタイミングチャート。本発明の一態様を説明するための模式図及びレイアウト図。本発明の一態様を説明するための断面図。よる構造解析の一例を示す図、および平面における高分解能TEM像。0016以下、実施の形態について図面を参照しながら説明する。実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。以下の実施の形態の記載内容に限定して解釈されるものではない。よって、必ずしもそのスケールに限定されない。式的に示したものであり、図面に示す形状又は値などに限定されない。電流のばらつきなどを含むことが可能である。0018また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。0019ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第1電極と表記し、ソースとドレインとの他方を第2電極と表記する場合がある。0020なお本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。0021なお本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在するとき、AとBとの電気信号の授受を可能とするものをいう。的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。0023例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。これらの表現方法は、一例であり、これらの表現方法に限定されない。係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。句に限定されず、状況に応じて適切に言い換えることができる。0025なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。0026本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。0027また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。Gating:以下PGと略記する)時における各回路の動作について説明する。0029本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。パワーマネジメントユニット、あるいは該回路を含むシステム全体を半導体装置という。0030<半導体装置のブロック図について>図1は、半導体装置の構成の一例を示すブロック図である。I/Fと図示)と、を有する。0032パワーマネジメントユニット150は、パワーゲーティングを行う3つの状態、すなわち第1乃至第3の状態を切り替える機能を有する。0033第1の状態(mode1と図示)は、50ns以上500μs未満の期間でのパワーゲーティングを行う状態である。第2の状態(mode2と図示)は、500μs以上1s未満の期間でのパワーゲーティングを行う状態である。第3の状態(mode3と図示)は、1s以上の期間でのパワーゲーティングを行う状態である。Signal:PGCS1乃至PGCS3)を与え、第1乃至第3の状態を切り替えることができる。バスインターフェース190の状態によって、第1乃至第3の状態を切り替えることができる。0036なおパワーマネジメントユニット150は、単に回路という場合がある。0037パワーマネジメントユニット150は、第1乃至第3のパワーゲーティング制御信号によって第1乃至第3の状態を切り替えてパワーゲーティングを行うことができる。そのため、キャッシュ100を構成する回路を細分化し、状況に応じた回路毎のパワーゲーティングを制御することができる。体装置の低消費電力化を実現できる。Driverと図示)と、パワースイッチSW1乃至SW3と、を有する。0039なおキャッシュ100は、CPU160で用いる命令、又は演算結果等のデータを一時的に記憶する機能を有する装置であり、記憶装置ともいう。0040キャッシュ100が有する各構成について説明する。0041メモリセルアレイ110は、複数のメモリセルMCを有する。メモリセルMCは、SRAMをベースとした回路であり、SRAM111と、不揮発性記憶部112(NVMと図示)と、を有する。0042SRAM111は、ワード線WL、ビット線BL、反転ビット線BLBによって、データの書き込み/読み出しを制御される。SRAM111は、通常のSRAMと同等にデータの書き込み/読み出しを高速で行うことができる。SRAM111のデータは、電源電圧の供給がないと、消滅してしまう。不揮発性記憶部112は、SRAM111に記憶されたデータをバックアップ(退避ともいう)する機能を有する回路である。不揮発性記憶部112は、バックアップしたデータをリカバリー(復帰ともいう)する機能を有する回路である。記憶部112は、不揮発性の記憶回路、又は不揮発性の記憶素子を有する。0044本発明の一態様における、SRAM111及び不揮発性記憶部112を有するメモリセルMCは、SRAM111に記憶されたデータを不揮発性記憶部112にバックアップする動作のみで、電源電圧の供給がなくてもデータを記憶することができる。不揮発性記憶部112に記憶したデータは、SRAM111にリカバリーするだけで元の状態に復帰させることができる。0045メモリセルMCを有するメモリセルアレイ110は、SRAM111から不揮発性記憶部112にデータをバックアップし、その後リカバリーさせるだけで元の状態に戻すことができる。態から元の状態への移行が、短い期間で行うことができる。そのためメモリセルアレイ110では、一定期間、例えば数十nsの期間、キャッシュ100へのアクセスがない場合にパワーゲーティングを行うことができる。0046周辺回路120は、ワード線WLと、ビット線BLと、反転ビット線BLBとに接続される。周辺回路120は、SRAM111にデータを書き込むための信号やSRAM111よりデータを読み出すための信号を与える機能を有する。周辺回路120は、一例としてデコーダ、プリチャージ回路等を有する回路である。0047バックアップ/リカバリー駆動回路130は、データ制御線DELに接続される。バックアップ/リカバリー駆動回路130は、SRAM111と不揮発性記憶部112との間でデータをバックアップ、リカバリーするための信号を与える機能を有する。バックアップ/リカバリー駆動回路130は、一例としてバッファ、レベルシフタ等を有する回路である。0048本発明の一態様における周辺回路120及びバックアップ/リカバリー駆動回路130のパワーゲーティングは、メモリセルアレイ110のパワーゲーティングに比べて時間を要する。周辺回路120及びバックアップ/リカバリー駆動回路130は、頻度多く行うのではなく、メモリセルアレイ110のパワーゲーティングに比べて頻度少なく行う。施の形態では、周辺回路120及びバックアップ/リカバリー駆動回路130のパワーゲーティングは、メモリセルアレイ110をパワーゲーティングした後に行う。0049周辺回路120及びバックアップ/リカバリー駆動回路130へのパワーゲーティングは、頻繁に行うとかえって通常の動作に支障をきたし、消費電力の増加につながる。そのため、周辺回路120及びバックアップ/リカバリー駆動回路130は、メモリセルアレイ110のパワーゲーティングした後、一定期間、例えば数msの期間、キャッシュ100へのアクセスがない場合にパワーゲーティングすることが好ましい。0050キャッシュ100は、外部から電源電圧が与えられる。電源電圧は、一例としてVDD/VSS、VDM/VSS、VDH/VSSの3系統が与えられる。0051VDD/VSSは、周辺回路120に与えられる電源電圧である。回路120への供給は、パワースイッチSW2によって制御される。パワースイッチSW2は、周辺回路120に接続する電源電位線V−VDDにVDDを与えるか否かを切り替えることができる。0052VDM/VSSは、メモリセルアレイ110に与えられる電源電圧である。VDM/VSSのメモリセルアレイ110への供給は、パワースイッチSW1によって制御される。パワースイッチSW1は、メモリセルアレイ110に接続する電源電位線V−VDMにVDMを与えるか否かを切り替えることができる。0053VDH/VSSは、バックアップ/リカバリー駆動回路130に与えられる電源電圧である。VDH/VSSのバックアップ/リカバリー駆動回路130への供給は、パワースイッチSW3によって制御される。動回路130に接続する電源電位線V−VDHにVDHを与えるか否かを切り替えることができる。0054パワースイッチSW1のオン又はオフの制御は、第1のパワーゲーティング制御信号によって制御される。パワースイッチSW2及びSW3のオン又はオフの制御は、第2のパワーゲーティング制御信号によって制御される。パワースイッチSW1乃至SW3に与える、第1及び第2のパワーゲーティング制御信号は、パワーマネジメントユニット150より与えられる。0055なおパワースイッチSW1乃至SW3は、例えばpチャネル型のトランジスタで構成することができる。0056以上がキャッシュ100の各構成についての説明である。0057本発明の一態様の半導体装置では、キャッシュ100へのアクセスのない期間の長短に応じて、パワーゲーティングの状態を異ならせる。0058まずは数nsといった期間、キャッシュ100へのアクセスがない場合、パワーマネジメントユニット150は第1の状態と判断して、第1のパワーゲーティング制御信号を出力し、メモリセルアレイ110への電源電圧の供給を停止してパワーゲーティングする。0059メモリセルアレイ110が有するSRAM111は、アイドル時の消費電力が大きい。そのため、メモリセルアレイ110のパワーゲーティングは、損益分岐時間(BET:break−even−time)が短い。そのため数nsの期間でのパワーゲーティングを行うことで、消費電力の低減ができる。0060そして数msといった期間、キャッシュ100へのアクセスがない場合、パワーマネジメントユニット150は第2の状態と判断して、第2のパワーゲーティング制御信号を出力し、周辺回路120及びバックアップ/リカバリー駆動回路130への電源電圧の供給を停止してパワーゲーティングする。路130のパワーゲーティングを行う際のBETは、メモリセルアレイ110だけのBETに比べて長くなる。半導体装置は、BETの短い第1の状態でのパワーゲーティングと、BETが長い第2の状態のパワーゲーティングとを、アクセスのない期間の長短に応じて切り替えて行うことができる。0062従って本発明の一態様は、低消費電力化を実現することができる。本発明の一態様は、細粒度でのパワーゲーティングを実現できる。0063また第2の状態としてメモリセルアレイ110、並びに周辺回路120及びバックアップ/リカバリー駆動回路130へのパワーゲーティングを行った後は、キャッシュ100に電源電圧を与える電源電圧供給回路180を動作させる必要がなくなる。圧供給回路180へのパワーゲーティングを行うことができる。第3のパワーゲーティング制御信号を出力し、行われる。180に与える基準電圧Vsupを停止し、VDD、VDM、及びVDHの各電源電圧の生成を停止すればよい。180のパワーゲーティングを行う際のBETは、メモリセルアレイ110と、周辺回路120及びバックアップ/リカバリー駆動回路130とパワーゲーティングした際のBETより、さらに長くなる。半導体装置10は、BETの短い第1の状態でのパワーゲーティングと、BETが長い第2の状態のパワーゲーティングとを、BETがさらに長い第3の状態のパワーゲーティングとを、アクセスのない期間の長短に応じて切り替えて行うことができる。0067従って本発明の一態様は、さらなる低消費電力化を実現することができる。本発明の一態様は、さらなる細粒度でのパワーゲーティングを実現できる。0068以上説明した、本発明の一態様の半導体装置では、キャッシュ100へのアクセスのない期間の長短に応じて、パワーゲーティングの状態を異ならせる。給、及び電源電圧供給回路180での電源電圧の生成を段階的に停止するよう制御する。0069従って本発明の一態様は、低消費電力化を実現することができる。本発明の一態様は、細粒度でのパワーゲーティングを実現できる。0070<パワーゲーティング時における状態の遷移について>次いで、第1乃至第3のパワーゲーティング制御信号による第1乃至第3の状態の遷移について、図2を用いて説明する。図3乃至5では、第1乃至第3の状態におけるキャッシュ100の状態、及びバックアップ、及びリカバリー時において第1乃至第3のパワーゲーティング制御信号のシーケンスについて説明する。180をパワーゲーティングの第3の状態をC5として図示している。図20072通常動作C1は、キャッシュ100でのデータの書き込み/読み出しを行う状態である。0074定期的にCPU160からキャッシュ100へのアクセスがある場合、通常動作C1とスタンバイの状態C2を繰り返す。0075スタンバイの状態C2が継続し、キャッシュ100へのアクセスがない状態が、例えば100nsを超えると、第1の状態C3への遷移を行う。スタンバイの状態C2から第1の状態C3への遷移で、メモリセルMCが有するSRAM111から不揮発性記憶部112へのデータのバックアップは、数nsと短い期間で行うことが好ましい。データのバックアップを、数nsと短い期間で行う場合、データの保持が短くなる場合もあるが、再度アクセスされるまでの間隔も短いため、問題ない。当該構成とすることで、効率的なパワーゲーティングを行うことができる。0076なお第1の状態C3において、キャッシュ100へのアクセスがあった場合には、スタンバイの状態C2への遷移を行う。第1の状態C3からスタンバイの状態C2への遷移では、メモリセルMCが有する不揮発性記憶部112からSRAM111へのデータのリカバリーが行われる。電圧の生成を行い、パワースイッチSW1をオフ、パワースイッチSW2、SW3をオンにし、メモリセルアレイ110へのパワーゲーティングを行う。図3(A)にハッチングを付した構成は、パワーゲーティングされた構成を表している。図30078またスタンバイの状態C2から第1の状態C3へのデータのバックアップは、第1乃至第3のパワーゲーティング制御信号及びデータ制御線DELの電位を図3(B)に示すタイミングチャートで制御すればよい。データ制御線DELの電位は、Hレベルでバックアップ、Lレベルで保持が行われる。第1乃至第3のパワーゲーティング制御信号は、Hレベルでパワースイッチをオン、Lレベルでパワースイッチをオフするよう制御する。図30079図3(B)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをバックアップする。第1のパワーゲーティング制御信号をHレベルからLレベルとし、メモリセルアレイ110へのパワーゲーティングを行う。図30080また第1の状態C3からスタンバイの状態C2へのデータのリカバリーは、第1乃至第3のパワーゲーティング制御信号及びデータ制御線DELの電位を図3(C)に示すタイミングチャートで制御すればよい。図30081図3(C)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをリカバリーする。圧が供給される状態に復帰させる。図30082第1の状態C3が継続し、キャッシュ100へのアクセスがない状態が、例えば1msを超えると、第2の状態C4への遷移を行う。0083なお第1の状態C3から第2の状態C4への遷移で、メモリセルMCが有するSRAM111から不揮発性記憶部112へのデータのバックアップは、第1の状態C3でバックアップしたデータをそのまま保持する構成としてもよい。第1の状態C3でのデータのバックアップの状態から一度リカバリーし、再度バックアップを行ってもよい。該構成とすることで、データの確実な保持を実現することができる。0084なお第2の状態C4において、キャッシュ100へのアクセスがあった場合には、スタンバイの状態C2への遷移を行う。第2の状態C4からスタンバイの状態C2への遷移では、メモリセルMCが有する不揮発性記憶部112からSRAM111へのデータのリカバリーが行われる。電圧の生成を行い、パワースイッチSW1乃至SW3をオフにし、メモリセルアレイ110、周辺回路120、及びバックアップ/リカバリー駆動回路130へのパワーゲーティングを行う。図40086また第1の状態C3から第2の状態C4へのデータのバックアップは、データのバックアップを再度行う場合、第1乃至第3のパワーゲーティング制御信号及びデータ制御線DELの電位を図4(B)に示すタイミングチャートで制御すればよい。図40087図4(B)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをバックアップする。第1及び第2のパワーゲーティング制御信号をHレベルからLレベルとし、メモリセルアレイ110、周辺回路120、及びバックアップ/リカバリー駆動回路130へのパワーゲーティングを行う。図40088また第2の状態C4からスタンバイの状態C2へのデータのリカバリーは、第1乃至第3のパワーゲーティング制御信号及びデータ制御線DELの電位を図4(C)に示すタイミングチャートで制御すればよい。図40089図4(C)に示すタイミングチャートでは、まず第2のパワーゲーティング制御信号をLレベルからHレベルとし、周辺回路120、及びバックアップ/リカバリー駆動回路130をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。データ制御線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをリカバリーする。データ制御線DELの電位をHレベルとした状態で、第1のパワーゲーティング制御信号をLレベルからHレベルとし、メモリセルアレイ110をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。図40090第2の状態C4が継続し、キャッシュ100へのアクセスがない状態が、例えば10sを超えると、第3の状態C5への遷移を行う。0091なお第2の状態C4から第3の状態C5への遷移で、メモリセルMCが有するSRAM111から不揮発性記憶部112へのデータのバックアップは、第1の状態C2又は第2の状態C4でバックアップしたデータをそのまま保持する構成としてもよい。第1の状態C3あるいは第2の状態C4でのデータのバックアップの状態から一度リカバリーし、再度バックアップを行ってもよい。当該構成とすることで、データの確実な保持を実現することができる。0092なお第3の状態C5において、キャッシュ100へのアクセスがあった場合には、スタンバイの状態C2への遷移を行う。第3の状態C5からスタンバイの状態C2への遷移では、メモリセルMCが有する不揮発性記憶部112からSRAM111へのデータのリカバリーが行われる。180での各電源電圧の生成を停止するパワーゲーティング、を行う。図5(A)にハッチングを付した構成は、パワーゲーティングされた構成を表している。信号及びデータ制御線DELの電位を図5(B)に示すタイミングチャートで制御すればよい。図50095図5(B)に示すタイミングチャートでは、まずデータ制御線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをバックアップする。動回路130へのパワーゲーティングを行う。図50096また第3の状態C5からスタンバイの状態C2へのデータのリカバリーは、第1乃至第3のパワーゲーティング制御信号及びデータ制御線DELの電位を図5(C)に示すタイミングチャートで制御すればよい。電圧を生成する状態に復帰させる。第2のパワーゲーティング制御信号をLレベルからHレベルとし、周辺回路120、及びバックアップ/リカバリー駆動回路130をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。線DELの電位をHレベルとし、SRAM111から不揮発性記憶部112にデータをリカバリーする。データ制御線DELの電位をHレベルとした状態で、第1のパワーゲーティング制御信号をLレベルからHレベルとし、メモリセルアレイ110をパワーゲーティングの状態から電源電圧が供給される状態に復帰させる。図50098以上説明した、本発明の一態様の半導体装置では、キャッシュ100へのアクセスのない期間の長短に応じて、パワーゲーティングの状態を異ならせる。給、及び電源電圧供給回路180での電源電圧の生成を段階的に停止するよう制御する。0099従って本発明の一態様は、低消費電力化を実現することができる。本発明の一態様は、細粒度でのパワーゲーティングを実現できる。0100本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。本実施の形態では、メモリセルの具体例、OSトランジスタについて説明する。図10102<半導体装置のブロック図の具体例>図6は、図1に示す半導体装置10の構成を、さらに具体例したブロック図である。明を援用するものとする。180と、バスインターフェース190と、を有する。0104キャッシュ200は、メモリセルアレイ110、周辺回路120と、バックアップ/リカバリー駆動回路130と、パワースイッチSW1乃至SW3と、を有する。0105周辺回路120は、ローデコーダ121と、ロードライバー122と、カラムデコーダ123と、カラムドライバー124と、ドライバー制御論理回路125と、出力ドライバー126と、を有する。0106ローデコーダ121及びロードライバー122には、アドレス信号ADDR及びドライバー制御論理回路125からの制御信号が与えられる。ローデコーダ121及びロードライバー122は、ワード線WLに与える信号、例えばワード信号を生成する機能を有する回路である。ローデコーダ121と、ロードライバー122とは、パワースイッチSW2の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。能停止時においてロードライバー122は、ワード線WLを低電源電位に保持した状態で保持することが好ましい。0107カラムデコーダ123及びカラムドライバー124には、アドレス信号ADDR及びドライバー制御論理回路125からの制御信号が与えられる。カラムデコーダ123及びカラムドライバー124は、ビット線BL及び反転ビット線BLBに与える信号、例えばプリチャージ信号を生成する機能、入力される書き込みデータWdataをビット線BL及び反転ビット線BLBに与える機能、を有する回路である。カラムデコーダ123及びカラムドライバー124は、センスアンプを有し、メモリセルアレイ110から読み出した信号を出力ドライバー126に出力する機能を有する回路である。カラムデコーダ123及びカラムドライバー124は、パワースイッチSW2の制御によって、パワーゲーティングされ、機能の再開と停止が制御される。機能停止時においてカラムドライバー124は、ビット線BL及び反転ビット線BLBを低電源電位、あるいは電気的に浮遊状態、に保持した状態で保持することが好ましい。0108ドライバー制御論理回路125は、入力されるグローバルライト信号(GW)、バイトライト信号(BW)、チップイネーブル信号(CE)、クロック信号(CLK)を基に、ローデコーダ121と、ロードライバー122と、カラムデコーダ123と、カラムドライバー124とを制御する信号を生成する機能を有する回路である。開と停止が制御される。0109出力ドライバー126は、カラムデコーダ123と、カラムドライバー124とで得られるデータを基に読み出しデータRdataを生成し、外部に出力する機能を有する回路である。0110メモリセルアレイ110をパワーゲーティングした後、周辺回路120が有する各回路は動作を停止した後に機能を停止する。機能の停止は、第2のパワーゲーティング制御信号を制御して、パワースイッチSW2をオフにすることで行われる。機能の再開は、パワースイッチSW2をオンにして行うがパワースイッチSW1をオンにするタイミングよりも先に行う。0111<メモリセルの具体例>次いで図1で示したメモリセルの具体例について説明する。図10112図7(A)に示すメモリセルMCは、SRAM111と、不揮発性記憶部112とを有する。SRAM111は、トランジスタM1乃至M6を有する。不揮発性記憶部112は、トランジスタOM1、OM2と、容量素子Cp1、Cp2とを有する。図70113なお図7(A)では、トランジスタM1とトランジスタOM1との間のノードを、ノードQとして図示している。トランジスタM6とトランジスタOM2との間のノードを、ノードQBとして図示している。トランジスタOM1と容量素子Cp1との間のノードを、ノードSN1として図示している。トランジスタOM2と容量素子Cp2との間のノードを、ノードSN2として図示している。線DEL、電源電位線V−VDM、電源電位線V−VSSを図示している。導体を有するトランジスタ(Siトランジスタ)で構成される。不揮発性記憶部112が有するトランジスタOM1、OM2は、Siトランジスタに比べてオフ電流が低いトランジスタで構成される。半導体を有するトランジスタ(OSトランジスタ)が挙げられる。酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を極めて低くすることができる。0117図7(A)に示すメモリセルMCの構成では、トランジスタOM1、OM2を導通状態とすることで、ノードQ、QBの電位を、ノードSN1、SN2にそれぞれ与えることができる。トランジスタOM1、OM2を非導通状態とすることで、電気的に浮遊状態となるノードSN1、SN2に電位に応じた電荷を保持し続けることができる。この電荷の保持は、電源電圧の供給を停止しても継続して行うことができるため、メモリセルMCが有する不揮発性記憶部112を不揮発性とすることができる。図70118なお電位を保持する期間において、トランジスタOM1、OM2には、所定の電圧が供給され続けている場合がある。トランジスタOM1、OM2のゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。トランジスタOM1、OM2のバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリセルMCに電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。力をほとんど消費しないことから、仮に、所定の電圧がメモリセルMCに供給されているとしても、実質的には、メモリセルMCは不揮発性であると表現することができる。0119OSトランジスタは、特に断りのない限りnチャネル型のトランジスタとして説明する。そのため、トランジスタOM1、OM2では、ゲートに与える信号がHレベルのときにソースとドレインとの間が導通状態となり、Lレベルの信号のときに非導通状態となる。0120次いで、図7(A)に示した回路図の動作について、図7(B)にタイミングチャートを示し説明する。sequence)について説明する。operation)にノードQ、QBにそれぞれデータData、DataBが保持される。図7(B)では、一例として、バックアップの直前ではデータDataがHレベルの電位、データDataBがLレベルの電位であるとして説明する。図70122バックアップ時では、まずデータ制御線DELをHレベルにし、トランジスタOM1、OM2を導通状態にする。すると、ノードQ、QBと、ノードSN1、SN2とが等電位となり、ノードSN1、SN2にバックアップされる。図7(B)では、ノードSN1にHレベルの電位、ノードSN2にLレベルの電位が保持される。図70123なおバックアップの動作は、データ制御線DELをHレベルとする期間を、3乃至10nsとすることで、数μsの間データの保持を行うことができる。データ制御線DELをHレベルとする期間を、10μs以上とすることで、24h(1day)以上間データの保持を行うことができる。0124バックアップ動作が終了したら、電源電圧の供給を停止する。電源電位線V−VDMの電位を電源電位線V−VSSと等電位、すなわちLレベルにする。電源電位線V−VDMの電位の低下に伴い、ノードQの電位も低下する。一方でデータ制御線DELをLレベルにすることで、ノードSN1、SN2の電位は保持される。0125そしてリカバリー時には、まずデータ制御線DELをHレベルにし、トランジスタOM1、OM2を導通状態にする。そのため、ノードQと、ノードQBとでは電位差が生じる。この電位差が生じた状態で、電源電位線V−VDMの電位をHレベルにする。すると、ノードQ、QBとがバックアップ期間の直前の電位に戻る。0126以上のような、PGシーケンスを経て、通常動作を再開することができる。流が得られるトランジスタである。0128OSトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であること、さらに好ましくは1×1013/cm3未満であることを指す。シリコン、および主成分以外の金属元素は不純物となる。水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。0129真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。用いたトランジスタは、オフ電流を非常に低くすることが可能となる。下、あるいは1×10−21A以下とすることができる。0131なおオフ電流とは、nチャネル型トランジスタの場合、トランジスタが非導通状態のときにソースとドレインとの間に流れる電流をいう。nチャネル型トランジスタの閾値電圧が、例えば、0V乃至2V程度であれば、ゲートとソースの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流をオフ電流ということができる。0132その結果、OSトランジスタを有するメモリセルMCは、OSトランジスタを非導通状態とし、電源電圧の供給が停止してもノードSN1、SN2に電荷を保持させることができる。保持した電荷に従って電源電圧の供給を再開させることで、電源電圧の供給を停止する前の状態にすることができる。0133またメモリセルMCの構成で用いるOSトランジスタは、低いオフ電流が得られるトランジスタとすることに加えて、良好なスイッチング特性が得られるトランジスタとすることができる。0134なおメモリセルMCの構成で用いるOSトランジスタは、絶縁表面上に形成されるトランジスタである。領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成されない。従ってOSトランジスタを用いる場合、ゲート電界によるキャリアの制御が容易になり、良好なスイッチング特性を得ることができる。0135なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法などと適宜組み合わせて用いることができる。0136(実施の形態3)本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。0137トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム(In)又は亜鉛(Zn)を含むことが好ましい。In及びZnを含むことが好ましい。それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコニウム(Zr)、ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有すればよい。0138また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種又は複数種を有してもよい。物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等がある。0140例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=3:1:2、あるいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。0141半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。0142なお、酸化物半導体膜への脱水化処理(脱水素化処理)によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理(脱水素化処理)によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。素化処理と記す場合がある。0143このように、酸化物半導体膜は、脱水化処理(脱水素化処理)により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化又はi型に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。ドナーに由来するキャリアが極めて少なく(ゼロに近く)、キャリア密度が1×1017/cm3以下、1×1016/cm3以下、1×1015/cm3以下、1×1014/cm3以下、1×1013/cm3以下であることをいう。0144また、このように、i型又は実質的にi型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、チャネル幅あたり室温(25°C程度)にて1×10−18A/μm以下、1×10−21A/μm以下、あるいは1×10−24A/μm以下、又は85°Cにて1×10−15A/μm以下、1×10−18A/μm以下、あるいは1×10−21A/μm以下とすることができる。トランジスタがオフ状態とは、nチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも1V以上、2V以上又は3V以上小さければ、トランジスタはオフ状態となる。0145以下では、酸化物半導体膜の構造について説明する。0147まずは、CAAC−OS膜について説明する。0148CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。晶粒界に起因する電子移動度の低下が起こりにくいといえる。0150試料面と概略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。0151一方、試料面と概略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。異なる結晶部間で、金属原子の配列に規則性は見られない。0152図11(a)は、CAAC−OS膜の断面の高分解能TEM像である。図11(b)は、図11(a)をさらに拡大した断面の高分解能TEM像であり、理解を容易にするために原子配列を強調表示している。図110153図11(c)は、図11(a)のA−O−A’間において、丸で囲んだ領域(直径約4nm)の局所的なフーリエ変換像である。図11(c)より、各領域においてc軸配向性が確認できる。A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグレインであることが示唆される。A−O間では、c軸の角度が14.3°、16.6°、26.4°のように少しずつ連続的に変化していることがわかる。化していることがわかる。子線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測される(図12(A)参照。図120155断面の高分解能TEM像および平面の高分解能TEM像より、CAAC−OS膜の結晶部は配向性を有していることがわかる。内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。5μm2以上または1000μm2以上となる結晶領域が観察される場合がある。置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。略垂直な方向を向いていることが確認できる。0158一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。あれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。0160なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。0161また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割合が高くなることがある。不純物の添加されたCAAC−OS膜は、不純物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることもある。0162なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。0163CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。物は、キャリアトラップやキャリア発生源となる場合がある。0164また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。0165不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。用いたトランジスタは、閾値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。0166また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。含まれる結晶粒は、例えば、高分解能TEM像で、2nm以上300nm以下、3nm以上100nm以下または5nm以上50nm以下の粒径であることが多い。複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。out−of−plane法による解析では、2θが31°近傍のピーク、2θが36°近傍のピーク、またはそのほかのピークが現れる場合がある。高い結晶性を有するため、高い電子移動度を有することができる。用いたトランジスタは、高い電界効果移動度を有する。結晶粒界に不純物が偏析する場合がある。用いたトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなりやすい。含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。Semiconductor)膜と呼ぶ。認できない場合がある。0173nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。nc−OS膜に対しナノビーム電子回折を行うと、円周状に分布したスポットが観測される場合がある。nc−OS膜に対しナノビーム電子回折を行うと、円周状に分布したスポット内にに複数のスポットが観測される場合がある(図12(B)参照。規則性の高い酸化物半導体膜である。欠陥準位密度が低くなる。nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。0175従って、nc−OS膜は、CAAC−OS膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、nc−OS膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。nc−OS膜は、CAAC−OS膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、nc−OS膜を用いたトランジスタは、CAAC−OS膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。nc−OS膜は、比較的不純物が多く含まれていても形成することができるため、CAAC−OS膜よりも形成が容易となり、用途によっては好適に用いることができる。高く作製することができる。