機能を使用して直接実行できます。機能の使用方法について説明します。SystemVerilog(”デザイン”構文)混在シミュレーション実行を行うことが可能です。ウィンドウを開きます。フォルダへのパスを選択します。メニューに移動します。カテゴリを選択します。カテゴリの下部にあります。テストベンチオプションをオフにします。開いた際、テストベンチを追加し、それをコンパイルし手動でシミュレーションを実行する必要があります。1つ以上のテストベンチを作成した場合、シミュレーション中にコンパイルされたテストベンチを選択することができます。シミュレーション実行用のコマンドを含むスクリプトを指定することが出来ます。起動時、テストベンチをコンパイル、およびシミュレーション用のコマンドを含むスクリプトが呼び出され実行します。設定から自由にオプションを選択できます。シミュレーションの実行については、次のセクションを参照してください。これらのオプションの詳細については、このアプリケーションノートの最後にあるリンクをクリックしてください。起動し、プロジェクトの作成、および必要なファイルをプロジェクトに追加します。ライブラリをコンパイルします。波形に信号を追加し、その後にシミュレーションを実行します。様にシミュレーション終了時、コンソールにシミュレーションの終了メッセージを表示します。www.aldec.com/jp/support/resources/documentation/articles/1899。