希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。0127保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。0128また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。化物半導体層140および保護絶縁層144に水素、水酸基または水が含まれないようにするためである。0129処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。層144に含まれる不純物の濃度を低減できる。含む化合物または水素化物などの不純物の濃度が数ppm程度(望ましくは数ppb程度)にまで除去された高純度ガスを用いることが好ましい。0131次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは200°C以上400°C以下、例えば250°C以上350°C以下)を行うのが望ましい。窒素雰囲気下で250°C、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを低減することができる。第2の熱処理によって、酸化物半導体層に酸素を供給することが可能である。第2の熱処理中に、上記のガスを切り替えても良い。第2の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。0132また、大気中、100°C以上200°C以下、1時間以上30時間以下の熱処理を行ってもよい。上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。0133次に、保護絶縁層144上に、層間絶縁層146を形成する(図5(A)参照)。縁層146はPVD法やCVD法などを用いて形成することができる。酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。図50134次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極136a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する(図5(B)参照)。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。図50135具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。下部電極との接触抵抗を低減させる機能を有する。その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。チタンや、窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。0136導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極150c、電極150d、電極150eを形成する(図5(C)参照)。150eを形成する際には、表面が平坦になるように加工することが望ましい。形成することが可能となる。図50137さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極150c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154dを形成する(図5(D)参照)。当該工程は、電極150a等を形成する場合と同様であるから、詳細は省略する。度は5×1019atoms/cm3以下となり、また、トランジスタ162のオフ電流は検出限界である1×10−13A以下となる。トランジスタ162のオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA/μm以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層140を適用することで、優れた特性のトランジスタ162を得ることができる。上部に酸化物半導体を用いたトランジスタ162を有する優れた特性の半導体装置を作製することができる。0139なお、酸化物半導体において、物性研究は多くなされているが、エネルギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。これは、エネルギーギャップ中の局在準位そのものを十分に減らすという思想に立脚するものである。これによって極めて優れた工業製品の製造を可能とするものである。0140なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。在準位を減少させることにより、酸化物半導体をさらに高純度化(i型化)するのは好適である。化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。0141酸化物半導体の特性を悪化させる要因は、過剰な水素による伝導帯下0.1〜0.2eVの浅い準位や、酸素欠損による深い準位、などであると考えられる。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給する。0142開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度は十分小さい。0143さらに、常温でのフェルミ・ディラック分布則を用いると、エネルギーギャップが3.05〜3.15eVである酸化物半導体の真性キャリア密度は1×10−7/cm3となり、真性キャリア密度が1.45×1010/cm3であるシリコンと比べてはるかに小さい。Transistor)におけるオフ状態でのリーク電流は常温において100aA/μm以下、好ましくは10aA/μm以下、さらに好ましくは1aA/μm以下を期待することができる。ここで1aA/μmという表記は、トランジスタのチャネル幅1μm当たり1aA(1×10−18A)の電流が流れることを示す。性が得られることが期待される。これらの半導体材料は1500°C以上のプロセス温度を経由するため、薄膜化は実質的に不可能である。(水素や水を除去すること)及び加酸化(酸素を供給すること)を450°C〜700°Cで実現することができるため、シリコン集積回路の上に三次元的な積層構造を形成することができる。0146なお、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでi型化を実現する。来にない技術思想を含むものといえる。以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定されるものではないことを付記する。図6図90148図6は、酸化物半導体を用いたトランジスタ(薄膜トランジスタ)の断面図である。ゲート電極(GE1)上にゲート絶縁層(GI)を介して酸化物半導体層(OS)が設けられ、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソース電極(S)およびドレイン電極(D)を覆うように絶縁層が設けられている。図60149図7には、図6のA−A’断面におけるエネルギーバンド図(模式図)を示す。図7中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q)を有している。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示す。図6図70150図8には、図6におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。図8(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。図8(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であり、オフ状態(少数キャリアは流れない状態)である場合を示す。図6図80151図9は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係を示す。図90152常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャップ中央に位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。物半導体において水素の一部はドナーとなりn型化する要因の一つであることが知られている。化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純度化することにより真性(i型)とし、または実質的に真性としたものである。去することにより、高純度化されたi型(真性半導体)またはそれに近づけることを特徴としている。これにより、フェルミ準位(EF)は真性フェルミ準位(Ei)と同程度とすることができる。0154酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3Vと言われている。ソース電極およびドレイン電極を構成するチタン(Ti)の仕事関数は、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。0155このとき電子は、図8(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。図80156また、図8(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。度化することにより、真性(i型)とし、または実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。数で生成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。0158酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅(W)が1×104μm、チャネル長(L)が3μmの場合には、10−13A以下のオフ電流、0.1V/dec.のサブスレッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得る。純度化することにより、トランジスタの動作を良好なものとすることができる。0160<キャリア濃度>開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし、できるだけ真性(i型)に近づけようとするものである。実際に測定したキャリア濃度に関し、図10および図11を参照して説明する。図10図110161まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、MOSキャパシタを作製し、MOSキャパシタのC−V測定の結果(C−V特性)を評価することで求めることが可能である。0162より具体的には、MOSキャパシタのゲート電圧Vgと容量Cとの関係をプロットしたC−V特性を表すグラフを作成し、当該C−V特性からゲート電圧Vgと(1/C)2との関係を表すグラフを作成し、当該グラフにおいて弱反転領域での(1/C)2の微分値を求め、当該微分値を式(1)に代入することによりキャリア濃度Ndの大きさが求められる。式(1)において、eは電気素量、ε0は真空の誘電率、εは酸化物半導体の比誘電率である。01630164次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。銀膜を300nmの厚さで形成した試料(MOSキャパシタ)を用いた。ターゲット(In2O3:Ga2O3:ZnO=1:1:1[mol比])を用いたスパッタリング法により形成した。酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気(流量比は、Ar:O2=30(sccm):15(sccm))とした。0165図10にはC−V特性を、図11にはVgと(1/C)2との関係を、それぞれ示す。図11のグラフで示す弱反転領域における(1/C)2の微分値から式(1)を用いて得られたキャリア濃度は、6.0×1010/cm3であった。優れたオフ電流特性のトランジスタを得ることが可能である。0167<変形例>図12乃至図15には、半導体装置の構成の変形例を示す。以下では、変形例として、トランジスタ162の構成が上記とは異なるものについて説明する。トランジスタ160の構成は上記と同様である。図12図150168図12には、酸化物半導体層140の下にゲート電極136dを有し、ソース電極またはドレイン電極142a及び、ソース電極またはドレイン電極142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成のトランジスタ162を有する例を示す。平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断面についてのみ示すこととする。図2に示す構成では、酸化物半導体層140の上側表面において、ソース電極またはドレイン電極142a及び、ソース電極またはドレイン電極142bと接するのに対して、図12に示す構成では、酸化物半導体層140の下側表面において、ソース電極またはドレイン電極142a及び、ソース電極またはドレイン電極142bと接する。この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2と同様である。図12図20170具体的には、図12に示す構成のトランジスタ162は、層間絶縁層128上に設けられたゲート電極136dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接する酸化物半導体層140と、を有する。図120171ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め込まれるように設けられている。ゲート電極136dと同様に、ソース電極またはドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130bに接して電極136bが、電極130cに接して電極136cが、それぞれ形成されている。絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。142a、ソース電極またはドレイン電極142bに接して形成されている。層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接する電極150a、電極150b、電極150cが形成されている。0173また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め込まれるように、電極154a、電極154b、電極154c、電極154dが設けられている。ここで、電極154aは電極150aと接しており、電極154bは電極150bと接しており、電極154cは電極150cおよび電極150dと接しており、電極154dは電極150eと接している。0174図13は、酸化物半導体層140の上にゲート電極136dを有する構成の例である。化物半導体層140と接する構成の例である。図130175図2や図12に示す構成と図13に示す構成の大きな相違点は、酸化物半導体層140の上にゲート電極136dを有する点である。図13(A)に示す構成と図13(B)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接触するか、という点である。絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様である。層138上の酸化物半導体層140と重畳する領域のゲート電極136dと、を有する。極またはドレイン電極142a、および、ソース電極またはドレイン電極142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極136dと、を有する。合がある(例えば、電極150aや、電極154aなど)。この場合、作製工程の簡略化という副次的な効果も得られる。図2などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。図13図20179図14は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート電極136dを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。導電層の形成後にパターニングを行うことで、ゲート電極136dなどを形成することが可能である。ここでは図示しないが、トランジスタ160についても、同様に作製することが可能である。図140180図14(A)に示す構成と図14(B)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接触するか、という点である。これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様である。図14図20181具体的には、図14(A)では、層間絶縁層128上に設けられたゲート電極136dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接する酸化物半導体層140と、を有する。極またはドレイン電極142bと、を有する。図140183なお、図14に示す構成においても、図2に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。図14図20184図15は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート電極136dを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。導電層の形成後にパターニングを行うことで、ゲート電極136dなどを形成することが可能である。ここでは図示しないが、トランジスタ160についても、同様に作製することが可能である。図150185図15(A)に示す構成と図15(B)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接触するか、という点である。これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様である。体層140と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極136dと、を有する。化物半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層140上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極136dと、を有する。図150188なお、図15に示す構成においても、図2に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。図15図20189以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現される。本実施の形態では、トランジスタ160とトランジスタ162を積層して形成する例について説明したが、半導体装置の構成はこれに限られるものではない。本実施の形態では、トランジスタ160とトランジスタ162のチャネル長方向が互いに垂直となる例を説明したが、トランジスタ160とトランジスタ162の位置関係などはこれに限られるものではない。トランジスタ160とトランジスタ162とを重畳して設けても良い。0190また、本実施の形態では理解の簡単のため、最小記憶単位(1ビット)の半導体装置について説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を適当に接続して、より高度な半導体装置を構成することもできる。置を複数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構成も図1に限定されず、適宜変更することができる。図10191本実施の形態に係る半導体装置は、トランジスタ162の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。DRAMなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。発性記憶装置として用いることが可能である。高い電圧を必要とせず、素子の劣化の問題もない。トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速動作も容易に実現しうる。トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。このため、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。材料を用いたトランジスタは、酸化物半導体を用いたトランジスタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。0194本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。0195(実施の形態2)本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作方法について説明する。0196半導体装置が有する記憶素子(以下、メモリセルとも記載する)の回路図の一例を図16に示す。図16に示すメモリセル200は、多値型であり、第1信号線S1(第3の配線)と、第2信号線S2(第4の配線)と、ワード線WL(第5の配線)と、トランジスタ201と、トランジスタ202と、トランジスタ203と、容量素子205と、から構成されている。材料を用いて形成されており、トランジスタ202は酸化物半導体を用いて形成されている。ここで、トランジスタ201及びトランジスタ203は、実施の形態1に示すトランジスタ160と同様の構成とするのが好ましい。トランジスタ202は、実施の形態1に示すトランジスタ162と同様の構成とするのが好ましい。メモリセル200は、ソース線SL(第1の配線)及びビット線BL(第2の配線)と電気的に接続されており、トランジスタ(他のメモリセルを構成するものも含む。)を介して、ソース線SL及びビット線BLと電気的に接続されるのが好適である。図160197ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはドレイン電極の一方とは、電気的に接続されている。ソース線SLと、トランジスタ201のソース電極と、トランジスタ203のソース電極とは、電気的に接続され、ビット線BLと、トランジスタ201のドレイン電極と、トランジスタ203のドレイン電極とは、電気的に接続されている。第1信号線S1と、トランジスタ202のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ202のゲート電極とは、電気的に接続され、ワード線WLと、トランジスタ203のゲート電極とは電気的に接続されている。容量素子205の電極の一方と、トランジスタ201のゲート電極及びトランジスタ202のソース電極またはドレイン電極の一方とは、電気的に接続され、容量素子205の電極の他方には、所定の電位が与えられている。所定の電位とは、例えばGNDなどである。ソース線SLと、トランジスタ201のソース電極及びトランジスタ203のソース電極とは、トランジスタ(他のメモリセルを構成するものも含む。)を介して接続されていてもよい。ビット線BLと、トランジスタ201のドレイン電極及びトランジスタ203のドレイン電極とは、トランジスタ(他のメモリセルを構成するものも含む。)を介して接続されていてもよい。0198ここで、メモリセル200の動作について簡単に説明する。4値型の場合、メモリセル200の4状態を、データ”00b”、”01b”、”10b”、”11b”とし、トランジスタ201のゲート電極に接続されるノード(以下、ノードA)の電位を、それぞれV00、V01、V10、V11(V00<V01<V10<V11)とする。読み出しは、選択したメモリセルを介してビット線BLに、ソース線SL側から充電を行う方式とする。ソース線SL側から充電を行うと、ビット線BLはメモリセル200の状態を反映して、(ノードAの電位)−(トランジスタ201のしきい値電圧Vth)で表される電位まで充電される。その結果、ビット線BLの電位は、データ”00b”,”01b”,”10b”,”11b”に対し、V00−Vth、V01−Vth、V10−Vth、V11−Vthとなり、これらの電位の違いから、データ”00b”,”01b”,”10b”,”11b”を読み出すことができる。0199図17に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。ここでは一例として、メモリセル200が直列に接続されたNAND型の半導体装置を示す。数)のマトリクス状に配置されたメモリセルアレイ210と、選択線SEL(1)に沿って、ビット線BL(1)〜BL(n)とメモリセル200(1,1)〜200(1,n)の間に配置されたトランジスタ215(1,1)〜215(1,n)と、選択線SEL(2)に沿って、ソース線SL(1)〜SL(n)とメモリセル200(m,1)〜200(m,n)の間に配置されたトランジスタ215(2,1)〜215(2,n)と、ソース線の駆動回路217と、読み出し回路211と、第1信号線の駆動回路212と、第2信号線及びワード線の駆動回路213と、電位生成回路214と、選択線の駆動回路216(1)、216(2)といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。上m以下の整数、jは1以上n以下の整数である。第1信号線S1(j)、第2信号線S2(i)及びワード線WL(i)にそれぞれ接続されている。メモリセル200(i1,j)(i1は2以上m以下の整数)が有するトランジスタ201及びトランジスタ203のドレイン電極は、メモリセル200(i1−1,j)が有するトランジスタ201及びトランジスタ203のソース電極に接続され、メモリセル200(i2,j)(i2は1以上m−1以下の整数)が有するトランジスタ201及びトランジスタ203のソース電極は、メモリセル200(i2+1,j)が有するトランジスタ201及びトランジスタ203のドレイン電極に接続される。極は、トランジスタ215(1,j)のソース電極に接続され、メモリセル200(m,j)が有するトランジスタ201及びトランジスタ203のソース電極は、トランジスタ215(2,j)のドレイン電極に接続される。トランジスタ215(1,j)のドレイン電極はビット線BL(j)に接続され、トランジスタ215(2,j)のソース電極はソース線SL(j)に接続される。線SEL(2)に接続される。号線の駆動回路212に、第2信号線S2(1)〜S2(m)及びワード線WL(1)〜WL(m)は第2信号線及びワード線の駆動回路213に、選択線SEL(1)、SEL(2)は選択線の駆動回路216(1)、216(2)にそれぞれ接続されている。0203図18に、第2信号線及びワード線の駆動回路213の一例を示す。第2信号線及びワード線の駆動回路213は、デコーダなどを有する。号(WE信号)によって制御されるスイッチ、およびデコーダ出力信号によって制御されるスイッチを介して、配線V_S20、配線V_S21、配線V_S2Sに接続されている。ワード線WLはリードイネーブル信号(RE信号)によって制御されるスイッチ、およびデコーダ出力信号によって制御されるスイッチを介して、配線V_WL0、配線V_WL1、配線V_WLSに接続されている。デコーダには、外部からアドレス信号が入力される。選択行とも記す)はデアサート(非有効化)される。行のワード線WLには電位V_WL1が、非選択行のワード線WLには電位V_WL0がそれぞれ印加される。WE信号がデアサートされると、第2信号線S2には、電位V_S2Sが印加され、WE信号がアサートされると、選択行の第2信号線S2には電位V_S21が、非選択行の第2信号線S2には電位V_S20がそれぞれ印加される。0205なお、電位V_WL0が印加されたワード線WLに接続されるトランジスタ203はオンとなるようにする。電位V_WL1が印加されたワード線WLに接続されるトランジスタ203はオフとなるようにする。電位V_S2S及び電位V_S20が印加された第2信号線S2に接続されるトランジスタ202はオフとなるようにする。電位V_S21が印加された第2信号線S2に接続されるトランジスタ202はオンとなるようにする。0206選択線の駆動回路216(1)、216(2)は、RE信号がアサートされると選択線SEL(1)、SEL(2)を電位V_SEL1とし、トランジスタ215(1,1)〜(1,n)及び、トランジスタ215(2,1)〜(2,n)をオンとする。号がデアサートされるとV_SEL0[V]とし、トランジスタ215(1,1)〜(1,n)及び、トランジスタ215(2,1)〜(2,n)をオフとする。0207図19には第1信号線の駆動回路212の一例を示す。第1信号線の駆動回路212は、マルチプレクサ(MUX1)を有する。マルチプレクサ(MUX1)には信号DI、及び書き込み電位V00,V01,V10,V11が入力される。マルチプレクサ(MUX1)の出力端子は、スイッチを介して第1信号線S1と接続されている。第1信号線S1は、スイッチを介してGNDと接続されている。上記スイッチは、ライトイネーブル信号によって制御される。図190208第1信号線の駆動回路212に信号DIが入力されると、マルチプレクサ(MUX1)は信号DIの値に応じて、書き込み電位Vwを、V00,V01,V10,V11から一つ選択する。マルチプレクサ(MUX1)の振る舞いを表1に示す。ライトイネーブル信号がアサートされると、第1信号線S1には選択された書き込み電位Vwが印加され、ライトイネーブル信号がデアサートされると、第1信号線S1はGNDに接続される。Vs_readを印加する。他の期間は、0Vを印加する。ここで、電位Vs_readはV11−Vthより高くする。0211図20には読み出し回路211の一例を示す。読み出し回路211は、センスアンプ回路や論理回路などを有する。センスアンプ回路の一方の入力端子は、スイッチを介してビット線BLまたは配線Vpcと接続される。電位Vref0、Vref1、Vref2のいずれかが入力される。センスアンプ回路の各出力端子は、論理回路の入力端子と接続されている。上記スイッチは、リードイネーブル信号及び信号Φpcによって制御される。図200212参照電位Vref0、Vref1、Vref2の値を、V00−Vth<Vref0<V01−Vth<Vref1<V10−Vth<Vref2<V11−Vthを満たすように設定することで、メモリセルの状態を3ビットのデジタル信号として読み出すことができる。データ”00b”の場合には、ビット線BLの電位はV00−Vthである。これは、参照電位Vref0、Vref1、Vref2のいずれと比較しても小さい値であるため、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT2は、いずれも、”0”、”0”、”0”となる。同様に、データ”01b”の場合には、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT2は、それぞれ”1”、”0”、”0”に、データ”10b”の場合には、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT2は、それぞれ”1”、”1”、”0”に、データ”11b”の場合には、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT2は、それぞれ”1”、”1”、”1”になる。理値表で表される論理回路を用いて、2ビットのデータDOが生成され、読み出し回路211から出力される。02130214なお、図示した読み出し回路211では、信号φpcがアサートされると、ビット線BL及びビット線BLに接続されるセンスアンプの入力端子を電位Vpcに充電する。信号φpcによってプリチャージを行うことができる。電位VpcはV00−Vthより低くする。RE信号がアサートされると、ソース線の駆動回路217のソース線SLには電位Vs_readが印加され、その結果、ビット線BLにはデータを反映した電位が充電される。読み出し回路211において上述した読み出しが行われる。0215なお、読み出しにおいて比較する「ビット線BLの電位」には、スイッチを介してビット線BLと接続されたセンスアンプの入力端子のノードの電位が含まれるものとする。0216図21には電位生成回路214の一例を示す。電源電位Vdd−GND間の抵抗分割によって生成することができる。生成した電位を、アナログバッファを介して出力する。このようにして、書き込み電位V00,V01,V10,V11、及び参照電位Vref0、Vref1、Vref2が生成される。図21では、V00<Vref0<V01<Vref1<V10<Vref2<V11となる構成を示したが、電位の大小関係はこれに限らない。抵抗素子や参照するノードを調整することで、必要となる電位を適宜生成することができる。V00、V01、V10、V11とVref0、Vref1、Vref2を別の電位生成回路を用いて生成しても構わない。図210217電位生成回路214へは、電源電位Vddに代えて、昇圧回路で昇圧した電位を供給しても良い。昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることができるようになり、より高い電位を供給することができるようになる。割することは可能である。書き込みミスや読み出しミスが増大するおそれがある。割数を増大させても隣接する電位との差を十分に確保することができる。容量を増大させることが可能である。0220図22(A)に4段の昇圧を行う昇圧回路の一例として、昇圧回路219を示す。図22(A)において、第1のダイオード402の入力端子には電源電位Vddが供給される。量素子412の一方の端子が接続されている。子には第3のダイオード406の入力端子及び第2の容量素子414の一方の端子が接続されている。子には第nの容量素子の一方の端子が接続されているということもできる(n:自然数)。第5のダイオード410の出力が、昇圧回路219の出力Voutとなる。図220221さらに、第1の容量素子412の他方の端子及び第3の容量素子416のダイオード406の出力端子と接続されていない方の端子には、クロック信号CLKが入力される。第2の容量素子414の他方の端子及び第4の容量素子418の他方の端子には、反転クロック信号CLKBが入力される。第2k−1の容量素子の他方の端子にはクロック信号CLKが入力され、第2kの容量素子の他方の端子には反転クロック信号CLKBが入力されるといえる(k:自然数)。最終段の容量素子(本実施の形態では、第5の容量素子420)の他方の端子には、接地電位GNDが入力される。0222クロック信号CLKがHighである場合、つまり反転クロック信号CLKBがLowである場合には、第1の容量素子412および第3の容量素子416が充電され、クロック信号CLKと容量結合するノードN1およびノードN3の電位は、所定の電圧分だけ引き上げられる。一方で、反転クロック信号CLKBと容量結合するノードN2およびノードN4の電位は、所定の電圧分だけ引き下げられる。0223これにより、第1のダイオード402、第3のダイオード406、第5のダイオード410、を通じて電荷が移動し、ノードN2およびノードN4の電位が所定の値まで引き上げられる。0224次にクロックパルスCLKがLowになり、反転クロック信号CLKBがHighになると、ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノードN3、ノードN5の電位は、所定の電圧分だけ引き下げられる。0225これにより、第2のダイオード404、第4のダイオード408を通じて電荷が移動し、その結果、ノードN3及びノードN5の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位の関係がVN5>VN4(CLKB=High)>VN3(CLK=High)>VN2(CLKB=High)>VN1(CLK=High)>Vddとなることにより、昇圧が行われる。昇圧回路219の構成は、4段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。0226なお、昇圧回路219の出力Voutは、ダイオードのばらつきに大きく影響される。ダイオードは、トランジスタのソース電極とゲート電極とを接続することで実現されるが、この場合、トランジスタのしきい値のばらつきの影響を受けることになる。図22(B)には、出力Voutをフィードバックする場合の回路構成の一例を示す。図22(B)中の昇圧回路219は、図22(A)に示す昇圧回路219に相当するものである。図220228昇圧回路219の出力端子は、抵抗R1を介して、センスアンプ回路の一方の入力端子と接続されている。センスアンプ回路の一方の入力端子は、抵抗R2を介して、接地されている。センスアンプ回路の一方の入力端子には、出力Voutに対応する電位V1が入力されることになる。ここで、V1=Vout・R2/(R1+R2)である。0229また、センスアンプ回路の他方の入力端子には、参照電位Vrefが入力される。センスアンプ回路ではV1とVrefとが比較されることになる。センスアンプ回路の出力端子は、制御回路に接続される。制御回路にはクロック信号CLK0が入力される。号CLK及び反転クロック信号CLKBを出力する。0230V1>Vrefの場合、センスアンプ回路の出力sig_1がアサートされ、制御回路は、昇圧回路219へのクロック信号CLK及び反転クロック信号CLKBの供給を停止する。これにより、昇圧動作が停止することになるため、電位Voutの上昇は停止する。昇圧回路219の出力端子に接続される回路が電力を消費することで、電位Voutは徐々に低下する。0231V1<Vrefの場合、センスアンプ回路の出力sig_1がデアサートされ、制御回路は、昇圧回路219へのクロック信号CLK及び反転クロック信号CLKBの供給を開始する。これにより、昇圧動作が行われるため、電位Voutは徐々に上昇する。0232このように、昇圧回路219の出力電位Voutをフィードバックすることで、昇圧回路219の出力電位Voutを一定の値に保つことが可能である。当該構成は、ダイオードにばらつきがある場合には特に有効である。生成したい場合などにおいても有効である。昇圧回路219では、異なる複数の参照電位を用いることで、複数の電位を生成することも可能である。0233このように、昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることができる。成することが可能である。一のメモリセルの記憶容量を増大させることが可能である。0234図23には、センスアンプ回路の一例として、差動型センスアンプを示す。差動型センスアンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(+)とVin(−)の電位の差を増幅する。Vin(+)の電位がVin(−)の電位よりも高ければVoutはHigh信号を出力し、Vin(+)の電位がVin(−)の電位よりも低ければVoutはLow信号を出力する。図230235図24には、センスアンプ回路の一例として、ラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する。信号SpをHigh、信号SnをLowとして、電源電位(Vdd)を遮断する。比較を行う電位をV1とV2にそれぞれ与える。信号SnをHighとして、電源電位(Vdd)を供給すると、V1の電位がV2の電位よりも高ければ、V1の出力はHigh、V2の出力はLowとなり、V1の電位がV2の電位よりも低ければ、V1の出力はLow、V2の出力はHighとなる。このようにして、V1とV2の電位の差を増幅する。図240236具体的な動作電位(電圧)の一例を示す。トランジスタ201のしきい値電圧を約0.3V、電源電位をVdd=2Vとし、V11=1.6V、V10=1.2V、V01=0.8V、V00=0V及びVref0=0.3V、Vref1=0.7V、Vref2=1.1Vとすることができる。Vs_read=2Vとすることができる。V_WL0=2V、V_WL1=0V、V_WLS=0V、V_S20=0V、V_S21=2V、V_S2S=0V、V_SEL0=0V、V_SEL1=2Vとするとよい。電位Vpcは例えば、0Vとするとよい。0237次に、図17に示した半導体装置の動作について説明する。4値型の場合、メモリセル200の4状態を、データ”00b”、”01b”、”10b”、”11b”とし、その時のノードAの電位を、それぞれV00、V01、V10、V11(V00<V01<V10<V11)とする。本構成では、行ごとの書き込みおよび読み出しを行う。図170238まず、半導体装置の書き込み動作について説明する。書き込み動作は、ライトイネーブル信号がアサートされた期間に行う。書き込み動作中、リードイネーブル信号はデアサートされる。第i行のメモリセル200(i,1)〜200(i,n)に書き込みを行う場合は、第2信号線S2(i)を電位V_S21とし、選択したメモリセルのトランジスタ202をオン状態とする。第i行以外の第2信号線S2は電位V_S20とし、非選択のメモリセルのトランジスタ202をオフ状態とする。第1信号線S1(1)〜S1(n)の電位は、第1信号線の駆動回路212に入力される信号DIに応じて、データ”00b”を書き込む列ではV00、データ”01b”を書き込む列ではV01、データ”10b”を書き込む列ではV10、データ”11b”を書き込む列ではV11とする。書き込み終了にあたっては、第1信号線S1(1)〜S1(n)の電位が変化する前に、第2信号線S2(i)を電位V_S20として、選択したメモリセルのトランジスタ202をオフ状態にする。他の配線は、例えば、ビット線BL(1)〜BL(n)を0V、ワード線WL(1)〜WL(m)を電位V_WLS、選択線SEL(1)、SEL(2)を電位V_SEL0、ソース線SL(1)〜SL(n)の電位Vsを0Vとする。以上の書き込み動作のタイミングチャートの一例を図25(A)に示す。図25(A)に示すのは、メモリセルにデータ”10b”を書き込む場合のタイミングチャートである。図250239その結果、データ”00b”の書き込みを行ったメモリセルのノードAの電位は約V00[V]、データ”01b”の書き込みを行ったメモリセルのノードAの電位は約V01[V]、データ”10b”の書き込みを行ったメモリセルのノードAの電位は約V10[V]、データ”11b”の書き込みを行ったメモリセルのノードAの電位は約V11[V]となる。非選択メモリセルのノードAの電位は変わらない。ここで、ノードAには、第1信号線S1の電位に応じた電荷が蓄積されるが、トランジスタ202のオフ電流が極めて小さい、あるいは実質的に0であることから、トランジスタ201のゲート電極(ノードA)の電位は長時間にわたって保持される。0240次に、半導体装置の読み出し動作について説明する。読み出し動作は、リードイネーブル信号がアサートされた期間に行う。読み出し動作中、ライトイネーブル信号はデアサートされる。n)及びトランジスタ215(2,1)〜(2,n)をオン状態とする。ワード線WL(i)の電位をV_WL1、第i行以外のワード線WLの電位をV_WL0とする。このとき、第i行のメモリセルのトランジスタ203はオフ状態となる。第i行以外のメモリセルのトランジスタ203はオン状態となる。号線S2(1)〜S2(m)を電位V_S2Sとし、全てのメモリセルのトランジスタ202をオフ状態とする。第1信号線S1(1)〜S1(n)の電位を0Vとする。0241読み出し動作では、最初の一定期間、信号Φpcをアサートする。その結果、ビット線BLは電位Vpc[V]にプリチャージされる。続いて、ソース線SL(1)〜SL(n)の電位VsをVs_read[V]とする。これにより、第i行のメモリセルのトランジスタ201の状態に応じて、ソース線SLからビット線BLに電流が流れ、ビット線BLは(ノードAの電位)−(トランジスタ201のしきい値電圧Vth)で表される電位まで充電される。その結果、ビット線BLの電位は、データ”00b”、”01b”、”10b”、”11b”に対し、V00−Vth、V01−Vth、V10−Vth、V11−Vthとなる。読み出し回路は、これらの電位の違いから、データ”00b”、”01b”、”10b”、”11b”を読み出すことができる。V11−Vthは、V_SEL1−Vth_SEL、及びV_WL0−Vth_203以下となるようにする。ここで、Vth_SELは、トランジスタ215のしきい値電圧を表し、Vth_203は、トランジスタ203のしきい値電圧を表す。0242以上の読み出し動作のタイミングチャートの一例を図25(B)に示す。図に示すのは、メモリセルからデータ”10b”を読み出す場合のタイミングチャートである。その結果、SA_OUT0、SA_OUT1、SA_OUT2、がそれぞれ”1”、”1”、”0”となる。体装置が基板電位を有さない場合には、ワード線WL(i+1)〜WL(m)の電位をV_WL0、選択線SEL(2)の電位をV_SEL1とすることが好ましい。これにより、第i行のメモリセルのトランジスタ201のソース電極またはドレイン電極の少なくとも一方の電位を約0Vとすることができる。トランジスタを形成した場合など、半導体装置が基板電位を有する場合には、基板電位を0Vとしておけばよい。0244なお、書き込み時のビット線BL(1)〜BL(n)の電位は0Vとしたが、選択線SEL(1)の電位がV_SEL0[V]の場合には、フローティング状態や0Vより大きい電位に充電されていても構わない。0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。0245また、本実施の形態では、第1信号線S1をビット線BL方向(列方向)に配置し、第2信号線S2をワード線WL方向(行方向)に配置する構成としたが、必ずしもこれに限られるものではない。第1信号線S1をワード線WL方向(行方向)に配置し、第2信号線S2をビット線BL方向(列方向)に配置する構成としてもよい。上の整数)の書き込み及び読み出しが可能である。0247例えば、8値のメモリセルでは、2値の場合と比較して、メモリ容量は3倍となる。書き込みでは、ノードAの電位を決める書き込み電位を8種類準備して、8つの状態を生成する。読み出しでは、8つの状態を区別することが可能な7種類の参照電位を準備する。読み出しでは、センスアンプを1つ設け、7回の比較を行って読み出すことが可能である。比較結果をフィードバックすることで、比較回数を3回に減らすことも可能である。ソース線SLを駆動する読み出し方式では、センスアンプを7つ設けることにより、1回の比較で読み出すこともできる。複数個のセンスアンプを設けて複数回の比較を行う構成も可能である。ページトップへこの技術を出願した法人この情報を共有FacebookTwitterGoogle+LinkedInこの技術を発明した人物この情報を共有FacebookTwitterGoogle+LinkedInページトップへ関連する挑戦したい社会課題この情報を共有FacebookTwitterGoogle+LinkedIn交通渋滞のない社会を実現する交通渋滞のない社会を実現すると、移動時のストレスがなくなり、廃棄ガス量の減少など環境問題の解決にも大きく貢献します。交通渋滞によって生じる経済的な損失は非常に大きく、2017年には国内だけで年...最終更新日:2018/06/18手足の欠損や麻痺をおぎなう社会を実現する手足の欠損や麻痺をおぎなうことが出来ると、日本国内だけでも約200万人の対象者とその家族の生活を快適にすることができます。イノベーションを導く多くの企業が膨大な労力と費用をかけて新たな市場や事業を生み出そうとしている中「イノベーション」にかかわるデータのニーズはかつてないほどの高まりを見せいます。