利用方法に関するものである。InP、GaN、等の各種半導体材料の層を有するウエハがある。絶縁性表面を有する支持基材上に半導体層を有するSOIウエハ等は低消費電力且つ高速動作が可能な半導体装置の作製に適したウエハとして注目されている。Insulator”として使用する。implantation)を用いた貼り合わせウエハ等が知られている。5371037号等にて提案されている。371037.【0005】さらに特開平7−302889号公報(米国特許5856229号)には、改良されたエピタキシャル層移設法が提案されている。proposed.【0006】図17は、従来のエピタキシャル層移設法を示す模式図である。process.【0007】先ず、図17(A)に示すように、半導体ウエハ(プライムウエハ、ボンドウエハ、デバイスウエハ、シードウエハ等と呼ばれることもある。Siウエハ1を用意し、その表層を陽極化成により多孔質化して多孔質層4を形成する。5をエピタキシャル成長させる。)の表面を酸化して絶縁層6を形成する。別に用意した他の半導体ウエハ2(又は石英ガラス等)の表面に上記絶縁層6を接触させ貼り合わせる。してエピタキシャル層5を内側に有する多層構造体が得られる。inside.【0010】図17(D)に示すように、この多層構造体の側面に楔を打ち込んだり、多層構造体を加熱するなどして、多層構造体を分離する外力なり内部応力なりを加えると、多層構造体は、多孔質層部分を境にして2分される(図17の41、42は分離された多孔質層を示す。on2をフッ酸と過酸化水素水との混合液によりウエットエッチング等して除去する。図17(E)に示すように、水素アニール等にエピタキシャル層の露出面を平滑化すると、優れた特性のSOIウエハが出来あがる。characteristics.【0012】一方、剥離されたSiウエハ1は、未だ薄い円盤形状を維持しているので、その分離面上に残留する多孔質層を上述した混合液等でウエットエッチング等により除去すれば再び図17(A)のSiウエハ1として、もう1枚のSOIウエハを作製する為に使用できる。1枚のSOIウエハを作製する為に使用することもできる。(B)の半導体ウエハ2として用いることが示されている。2.【0014】しかしながら上述した方法には、解決すべき課題がいくつか潜在していた。firstのウエハは再使用のたびに厚みが減少してしまい、多孔質化工程のように、ウエハ厚さに多少なりとも依存する処理工程を再び通すには、各種処理条件の設定や調整に手間がかかる場合も想定される。多層構造体を形成した場合、第1のウエハ厚さ等、各層の厚さに、多層構造体の反り具合が過敏に影響を受けることがある。この点からも厚さのばらつきを抑えることは大切である。point.【0016】或いは、分離工程等の際に生じたダメージが、その後の多孔質化工程等に悪影響を及ぼし、同じ特性のSOIウエハを製造する能力即ち製造再現性が不十分である場合も想定される。that.【0017】また、SOIウエハの製造工程は、バルクウエハの製造工程に比べて遥かに工程が複雑であるため、ウエハの製造歩留まりも低い場合が多い。Thus,再使用可能になった第1のウエハを、第1又は第2のウエハとして、再びSOIウエハの製造に再使用したとしても、それが商業上使用可能な水準の良品に必ずなるとは限らない。firstのウエハを、再び同じSOIウエハの製造工程に使用することしか考えていなかったため、良品のウエハとして商業的に市場に出る確率はそうは高くはなかったのである。high.【0019】これでは、廃棄物の発生を低減し資源の有効利用が望まれる近未来の産業には馴染まないことになってしまう。desired.【0020】本発明の目的は、大量生産及び再現性に優れた半導体ウエハの製造方法を提供することにある。reproducibility.【0021】本発明の別の目的は、さらに半導体ウエハの利用効率を高め、市場に出回るウエハの数を減らすことなく、良質のSOIウエハを提供できる半導体ウエハの製造方法を提供することにある。substrateの部材を用意する工程と、前記半導体層を前記第1の部材から分離して第2の部材上へ移設する移設工程と、前記移設工程後に、前記半導体基体を前記第1及び第2の部材の形成に用いられる半導体ウエハ以外の用途の半導体ウエハとして用いるために、前記半導体基体の表面を平坦化する平坦化工程と、を含むことを特徴とする。secondの部材の形成に用いられる半導体ウエハ以外の用途の半導体ウエハとして用いるために、前記半導体基体の表面を平坦化する平坦化工程と、を含むことを特徴とする。substrate.【0024】また、本発明に係る半導体ウエハの製造方法は、P型半導体基体上に半導体層を有する第1の部材を形成する工程と、前記半導体層を前記第1の部材から分離して第2の部材上へ移設して第1の半導体ウエハを形成する工程と、前記半導体層が分離された前記P型半導体基体上に前記P型半導体基体よりもP型導電性を規定する不純物濃度の低い低濃度P型半導体層をエピタキシャル成長させて第2の半導体ウエハを形成する工程と、を含むことを特徴とする。a.【0025】また、本発明に係る半導体ウエハの製造方法は、P型半導体基体上に分離層を介して半導体層を有する第1の部材を用意する工程と、前記半導体層を前記分離層により分離して第2の部材上へ移設して第1の半導体ウエハを形成する工程と、前記分離層により分離された前記P型半導体基体上に前記P型半導体基体よりもP型導電性を規定する不純物濃度の低い低濃度P型半導体層をエピタキシャル成長させて第2の半導体ウエハを形成する工程と、を含むことを特徴とする。P型半導体基体よりもP型導電性を規定する不純物濃度の低い低濃度P型半導体層をエピタキシャル成長させて第2の半導体ウエハを形成する工程と、を含むことを特徴とする。P型シリコン基板よりもP型の導電性を規定する不純物濃度が低い低濃度P型半導体層をエピタキシャル成長させ第2の半導体ウエハを形成する工程、とを含むことを特徴とする。secondの半導体層を前記分離層により分離する分離工程により第2の部材上へ移設して第1の半導体ウエハとし、前記分離層により分離された、前記第1の半導体層を有する前記P型半導体基体を第2の半導体ウエハとする工程と、を含むことを特徴とする。thirdの半導体層を第2の部材上へ移設して第1の半導体ウエハとし、前記第1の半導体層を有する前記P型半導体基体を第2の半導体ウエハとする工程と、を含むことを特徴とする。to.【0030】また、本発明に係る半導体ウエハの利用方法は、貼り合わせSOI基板の作製に用いられたシードウエハを用意し、前記シードウエハの少なくとも一方の表面を平坦化処理した後、貼り合わせSOI基板の作製に再度用いることなく半導体ウエハとして販売することを特徴とする。[0031]【発明の実施の形態】図1は、本発明の基本的な実施の形態による半導体ウエハの製造方法のフローチャートを示す。invention.【0032】先ず、図1の工程S1のように、第1のウエハとして半導体ウエハを用意する。waferウエハが好ましく用いられる。FZウエハとはそれぞれ、チョクラルスキー法、フローティングゾーン法により作製されたウエハである。method.【0033】次に、工程S2のように、半導体ウエハに分離層を形成して、半導体基体上に分離層を介して単結晶半導体層を有する第1の部材を形成する。分離層の形成方法は大別すると2つ有り、一つは、多孔質層を形成した後その表面に非多孔質層を形成する方法である。非多孔質層は多孔質層上にエピタキシャル成長させる方法、多孔質層の表面を水素を含む還元性雰囲気で熱処理して形成する方法などがある。ions,窒素イオン等の元素の少なくとも1種を第1のウエハに注入して微少空隙(この微少空隙は、マイクロバブルと呼ばれるガス状のものを含んでいる)を含む層或いはその後の熱処理により微少空隙を生じうる潜在的微少空隙を含む層を第1のウエハの表面より所定の深さの位置に形成する方法である。wafer.【0035】いずれの場合も、分離層形成前に半導体ウエハ表面上に所定の厚さをもつ単結晶半導体層を形成しておき、その層の内部に分離層を形成してもよい。GaAs、AlGaAs、InGaAs、InP、InAs等である。CVD、スパッタリング、等により酸化シリコン、窒化シリコン、窒化酸化シリコン等の絶縁層を形成してもよい。like.【0037】分離層を予め形成しない場合には、後述するように多層構造体を形成したのち適当な位置で切断すればよい。stress,その界面で分離することになる。工程S3→工程S4という工程を経てもよい。S4.【0038】その後、工程S3では、分離層が形成された半導体ウエハに支持基材(第2の部材)となる部分を形成し多層構造体を形成する。この支持基材となる部分の形成方法は、大別すると2つ有り、一つは別に用意した第2のウエハを分離層が形成された第1のウエハに貼り合わせる方法である。一つは多結晶シリコンのような材料を第1のウエハ上に比較的厚めに堆積することで支持基材を形成する方法である。wafers,水素アニールされたウエハ等、第1の半導体基体と同じ構造のウエハを用いることができる。これらのウエハの半導体表面に直接第1のウエハを貼り合わせてもよいし、間に絶縁層及び/又は接着層を介して貼り合わせてもよい。第2のウエハの代わりに、石英ガラス、プラスチック等の絶縁性透明基材や、フレキシブルなフィルム、アルミニウム、ステンレス鋼等の金属からなる導電性基材や、セラミック等も用いることができ、これらに直接或いは間に絶縁層及び/又は接着層を介して第1のウエハを貼り合わせてもよい。the.【0039】次いで、工程S4では分離層において、多層構造体を分離する。分離の方法は大別すると2種類ある。一つは、多層構造体を外部から加熱したり、多層構造体に光を照射して光吸収させたりすることにより、多層構造体内部に分離の為のエネルギーを発生させる方法である。具体的には、水素イオン、希ガスイオン、窒素イオン等を第1のウエハの所定の深さの位置に打ち込んで形成された微少空隙を含む層或いは潜在的微少空隙を含む層は、熱エネルギーを受けることにより、その微少空隙が増大しつつ、密度が減少する。これにより、該層において多層構造体の剥離現象が生じる。これが、多層構造体内部に分離のためのエネルギーを発生させる方法である。加熱処理により分離層及び/又はその近傍を側面側から酸化して酸化膜成長による応力を利用して分離する方法等であってもよい。上記熱エネルギーとしては、300°C〜800°Cの熱処理、好ましくは、400°C〜600°Cの熱処理である。C..【0040】もう一つは、分離の為のエネルギーを外部から直接多層構造体に与える方法である。particular,多層構造体の側面に楔を挿入して剥離する方法、多層構造体の側面に液体及び/又は気体からなる流体を吹き付けて剥離する方法、多層構造体の表面及び裏面に互いに反対向きの張力を加えて剥離する方法、多層構造体の表面及び裏面に互いに反対向きの押圧力を加えて分離層を破壊して剥離する方法、多層構造体の側面にせん断力を加えて分離層を破壊して剥離する方法、内周刃やワイヤーソーを用いてスライスする方法、超音波振動を与えて分離層を破壊する方法などである。water,硝酸などの酸あるいは水酸化カリウムなどのアルカリその他の分離領域を選択的にエッチングする作用のある液体なども使用可能である。流体として空気、窒素ガス、炭酸ガス、希ガスなどの気体を用いても良い。分離領域に対してエッチング作用を持つガスやプラズマを用いることもできる。like,超純水などの純度の高い水を使用することが望ましいが、分離工程を完全低温プロセスで行えばウォータージェットによる分離後に洗浄して除去することも充分可能である。process.【0042】勿論、上述した様々な分離方法を組み合わせて併用してもよい。above.【0043】こうして得られた一方のウエハはSOIウエハ等の付加価値の大変高いウエハとなり、これを用いて半導体装置を作製する。優れた半導体装置となる(工程S5)。stepのウエハとして利用するのではなく、表面を平坦化(平滑化)して非SOIウエハとして用い、これを利用して通常の半導体装置を作製する。モニターウエハやダミーウエハに転用することもできる(工程S6)。10-233352号公報や特開平10−270361号公報に開示のプロセスを経てソーラーセルの作製に転用することもできる。JP.【0045】表面平坦化の為には、研磨、研削、エッチング、熱処理などの少なくとも一つを分離された第1のウエハに施せばよい。水素を含む還元性雰囲気中で分離された第1のウエハを熱処理する方法(水素アニール)は、ウエハ厚の減少を抑制しつつ表面平坦化が可能となること、同時に分離後のウエハ表層に含まれているボロン等の不純物を外方拡散させ不純物濃度を低下させうること、からより好ましい方法である。C.,より好ましくは1000°Cであり、温度の上限はシリコンの融点、より好ましくは1400°C、更に好ましくは1200°Cである。Pa以上、より好ましくは大気圧以下、1.3Pa以上である。more.【0048】水素アニールに好適な処理時間は、必要な特性に応じて適宜選択されるものであるため特に制限はないが、1分〜10時間程度が現実的な範囲である。range.【0049】水素を含む還元性雰囲気を提供する為のガスは、100%水素、水素と不活性ガスの混合ガスを用いることができる。gas.【0050】このような水素アニールを経て得られた剥離後の第1のウエハは、市販の水素アニール処理されたウエハと同じ水準であり、LSI等の半導体装置の作製に好適なものとなる。LSI.【0051】研磨による平滑化も非常に優れた方法である。表面異常が生じても、研磨によりほとんど除去できる。この研磨は、SOI層の表面研磨と異なり、その均一性については、それほど厳しい要求は受けない。通常のSiウエハの研磨と同様の方法により行なうことができ、量産性に優れている。ウエハ厚は、研磨された分だけ減少するので、その点に関しては、水素アニールが優れている。(CMP)も好ましいものである。3などの酸化剤やNaOH、KOH等のアルカリ溶液を混合した砥粒液を用いることができる。fluid.【0054】なお、平坦化、あるいは平滑化工程は省略することもできる。研磨する場合には、鏡面研磨を行ったり、一方の面だけでなく、両方の面を鏡面研磨してもよい。-層又はN層等が形成されたエピタキシャルウエハを作成することができる(工程S7)。P型半導体ウエハとして高濃度のP型半導体ウエハを用いることが好ましい。+基板の形態は現在用いられているウエハの中で最も広く用いられているものだからである。剥離後の第1のウエハの表面を一旦平滑化したのちエピタキシャル成長処理を施してもよいが、研磨、エッチング、熱処理を施すことなく剥離後洗浄だけしてエピタキシャル成長処理を施すこともできる。-のエピタキシャル層をもつエピタキシャルウエハが完成する。エピタキシャル半導体層が工程S1で形成され、その上に分離層が形成されるので、図2のようにあらためて工程S6でエピタキシャル半導体層を設ける必要はなくなるのである。-(あるいはN)型の第1の半導体層を形成し、さらにその上に第2の半導体層を形成し、かつ分離位置を第1の半導体層内部に設けることが好ましい。is.【0058】分離層形成のための多孔質化はN型半導体でも条件により可能であるが、P型半導体を用いることが望ましい。Vol.127,476(1980))。(He、Ne、Arなど)などがあげられる。1種以上注入すればよい。600°C、より好ましくは800°Cであり、温度の上限はシリコンの融点、より好ましくは1400°C、更に好ましくは1200°Cである。1.3Pa以上である。growth,必要な膜厚に応じて選択されるものであるため特に制限はないが、10秒〜10時間程度が現実的な範囲である。3等のドナー含有ガスを添加してもよい。これに加えて塩酸、塩素等を添加してもよいし、水素や希ガスを添加してもよい。gas.通常、キャリアガスとしては水素ガスが用いられる。wafer,剥離後の第1のウエハの表面にエピタキシャル層を成長させてエピタキシャルウエハを作製する。作製されたエピタキシャルウエハはメモリー、論理回路、アナログ信号処理回路、アナログデジタル混成回路等の集積回路の作製或いはCCD、太陽電池等の半導体機能素子の作製に好適である。SOIウエハ、エピタキシャルウエハの両方を製造でき、総合的な材料コストを低減することができる。costs.【0064】ここで、エピタキシャルウエハについて説明する。+基板が挙げられている。+基板の構造で用いられている。of.このようにエピウエハを用いる最も大きな要因は、ソフトエラーやラッチアップを改善できるという点である。structure特性が良く、基板のボロン高濃度領域による強力なゲッタリング効果があるとされている。price)SLSIの高集積化によりエピタキシャルウエハの大量使用の時代が来ている。-エピ用の基板として利用・転用すると、2枚のウエハから1枚の高品質なSOIウエハと1枚のエピタキシャルウエハを製造することができる。よって上記したようなエピタキシャルウエハの大量消費に向けて商業的に有利な半導体生産システムを構築することができる。SOIウエハ製造用のウエハとして、常に新品のウエハを用いることができるので、SOIウエハ製造効率も上げることができる。-ウエハを用いる場合には、エピタキシャル成長処理を施すことなく、表面を平滑化するだけで、上述した集積回路や半導体機能素子の作製に好適なウエハになる。集積回路や半導体機能素子を作製するための層として、より高品質な層が求められる場合には、平滑化された表面の更にその上にエピタキシャル層を形成してもよい。分離された第1のウエハ(半導体基体)を利用・転用すると、当初のウエハとほぼ同じ値段であるいは安価に、さらに付加価値を加えれば、より高い値段で販売できるので、商業的に有利な半導体生産システムを構築することができる。system.【0070】以下、図面を参照して本発明の実施の形態につきより詳しく説明する。(実施形態1)図4は、本発明の第1実施形態によるウエハの製造方法を示す工程図である。invention.【0071】先ず、図4(A)に示すように、CZシリコンウエハ、FZシリコンウエハ等のバルクウエハからなる第1のウエハ1の表面を陽極化成するなどして多孔質化して多孔質層4を形成する。Form.【0072】続いて、図4(B)に示す如く、多孔質層4上に非多孔質層5を形成して第1の部材を形成する。annealing,エピタキシャル成長により非多孔質の単結晶層を形成する方法がある。必要に応じて非多孔質層5の表面を酸化するなどして、非多孔質層5の上に絶縁層6を形成する。酸化に代えて、CVDやスパッタリング等により絶縁層6を形成してもよい。本実施形態では多孔質層4が分離層になる。embodiment.【0073】図4(C)に示す如く、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。プラスチック性のフレキシブルフィルムであってもよい。properties.【0075】貼り合わせの際には、室温で両者を接触させたのち熱処理して接合強度を高めてもよいし、陽極接合により貼り合わせてもよい。接触と同時に熱処理を行ってもよい。貼り合わせ工程においては、両者がより密着するように加圧しながら熱処理等を行ってもよい。(N2,Arなど)で行なうのが好ましい。etc.).【0076】また、一対の貼り合わせ面のいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。間に接着層を介在させて貼り合わせてもよい。between.【0077】そして、図4(D)に示す如く、分離層(多孔質層4)において、前述した方法により多層構造体を分離する(41,42は分離された多孔質層を示す。剥離された第1のウエハ1の非多孔質部分はウエハ形状を保っており、分離された面上に多孔質層の残留部41を有している。face2を有している。図面上では、分離位置は多孔質層内部にあるように描いているが、もちろん部分的には、第1のウエハ1と多孔質層4との界面あるいは非多孔質層5と多孔質層4との界面が分離位置となることもある。以降の実施形態においても同様である。embodiments.【0078】そして図4(E)に示すように、多孔質層の残留部42を除去する。残留部42の厚さが比較的厚い場合には、ふっ酸と過酸化水素とアルコールの混合液をエッチャントとして用いて残留部42を選択的にウエットエッチングにより除去し、その後水素アニールにより表面を平滑化する。残留部42の厚さが薄い場合には、ウエットエッチングすることなく水素アニールして残留部42の除去と同時に平滑化処理を行ってもよい。etching.こうして付加価値の高いSOIウエハが得られる。残留部42の除去工程に、研磨あるいは研削工程を加えてもよい。process.【0079】図4(F)では、剥離後のウエハ1(半導体基体)上の残留部41を、研磨、研削、ウエットエッチング、あるいは水素アニール等により除去し、平坦化(平滑化)する。して、バルクウエハが得られる。obtained.ここで残留部41を除去したのみで表面を平滑化せず残留部41が除去された第1のウエハ上にエピタキシャル成長(図4(G))を行なうことで表面平滑化工程としてもよい。peeling型単結晶半導体からなるエピタキシャル層7を形成してもよい。してエピタキシャルウエハが得られる。2枚の半導体ウエハから1枚のSOIウエハ(図4(E))と1枚のバルクウエハ(図4(F))あるいはエピタキシャルウエハ(図4(G))が得られる。本発明においては、このバルクウエハ(エピタキシャルウエハ)を前述の第1及び第2のウエハ以外の用途に用いるのである。太陽電池の作製に使用したり、ダミーウエハ、モニターウエハとして使用したり、あるいはエピタキシャルウエハとして販売する。secondのウエハ上に残留する分離層が非常に薄かったり、ほとんどない場合や残留していても問題にならない場合には、上記残留部を除去する工程等は省略することができ、この点に関しては以降述べる実施形態においても同じである。P-層)が形成されたウエハとなる。formed.【0083】ここで多孔質層4上に非多孔質層5を形成するに先立って、下記の(1)〜(4)の工程を少なくとも1つ付加することもできる。→(2)→(3)→(4)と一連の工程を行なうことがよい。film,熱処理による孔の粗大化を防いでもよい。酸化性雰囲気で熱処理(200°C〜700°C)を行なう。多孔質層の表面に形成された酸化膜等を除去(例えばHFを含む溶液に表面をさらす。1200°Cで熱処理することにより、多孔質層の層表面にある孔をある程度封止する。上記水素ベーキング工程で封止できない場合に、非多孔質層5の原料物質を微小量供給することで、より一層の層表面の孔の封止を行なう。以下の成長速度となるように供給原料を調節する。おける処理温度よりも高い温度であって、かつ水素を含む還元性雰囲気中で熱処理する。hydrogen.【0089】これにより、多孔質層表面のより完全な封止とともに平滑化が可能となる。(実施形態2)図5は、本発明の第2実施形態によるウエハの製造方法を示す工程図である。invention.【0090】先ず、図5(A)に示すように、CZシリコンウエハ、FZシリコンウエハ等のバルクウエハからなる第1のウエハ1を用意し、拡散法やイオン打込み法を用いて第1のウエハの表層に、ドーパントを添加した単結晶半導体層3を形成する。+層とすることが好ましい。1の単結晶半導体層3の表面を陽極化成するなどして多孔質化して多孔質層4を形成する。この時、多孔質層4の下方に非多孔質の層10が100nm乃至20μm程残るように単結晶半導体層3の表層のみを多孔質化することが好ましい。することで、厳密にボロン濃度が規定された領域を陽極化成することができ、均質な多孔質の形成ができる。porous.【0092】続いて、図5(C)では、多孔質層4上に非多孔質層5を形成して第1の部材を形成する。非多孔質層5の形成方法としては、水素アニールにより多孔質層4の孔を塞いで表層を非多孔質化する方法や、エピタキシャル成長により非多孔質の単結晶層を形成する方法がある。必要に応じて非多孔質層5の表面を酸化するなどして、非多孔質層5の上に絶縁層6を形成する。熱酸化に代えて、CVDやスパッタリング等により絶縁層6を形成してもよい。layer.【0093】図5(D)では、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。第2のウエハ2としては、CZシリコンウエハ、FZシリコンウエハ等のバルクウエハ等を用いることができる。used.【0094】また、一対の貼り合わせ面の少なくともいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。間に接着層を介在させて貼り合わせてもよい。between.【0095】そして、図5(E)では、分離層(多孔質層4)において、前述した方法により多層構造体を分離する。剥離された第1のウエハの非多孔質部分はウエハ形状を保っており、分離された面上に多孔質層の残留部41を有している。第2のウエハ2上には非多孔質層5が絶縁層6とともに、第1のウエハから移設されており、その分離された面上に多孔質層の残留部42を有している。face.【0096】図5(F)では、残留部42を除去する。42.残留部42の厚さが比較的厚い場合には、ふっ酸と過酸化水素とアルコールの混合液をエッチャントとして用いて残留部42を選択的にウエットエッチングして除去し、その後水素アニールにより表面を平滑化する。残留部42の厚さが薄い場合には、ウエットエッチングすることなく水素アニールして残留部42の除去と同時に平滑化処理を行ってもよい。SOIウエハが得られる。obtained.【0097】そして、図5(G)では、剥離後のウエハ1(半導体基体)上の残留部41を、研磨、研削、ウエットエッチング、水素アニール等により除去し、平坦化する。planarized.【0098】また、非多孔質の層10をも除去すれば最初と同じバルクウエハが得られる(図5(H))。(H)).【0099】更に必要に応じて、図5(I)に示すように剥離後のウエハ1の表面にエピタキシャル成長処理を行い非多孔質のP型単結晶半導体からなるエピタキシャル層7を形成するとエピタキシャルウエハが得られる。get.すなわち、2枚のウエハから1枚のSOIウエハと1枚のバルクウエハ(図5(H))あるいはエピタキシャルウエハ(図5(I))が得られる。そのバルクウエハ(エピウエハ)を図5で示したSOI作製以外の用途に用いる。太陽電池あるいはMOSトランジスタ等作製のためのデバイスウエハとして用いたり、モニターウエハ、ダミーウエハとして使用、販売したり、バルクウエハ、エピタキシャルウエハとして販売したりする。(実施形態3)次に、図5を再び参照して、本発明の第3実施形態によるウエハの製造方法について説明する。waferのウエハ1を用意し、その表面上にエピタキシャル成長処理により単結晶半導体層3を形成する。+層とすることが好ましい。layer.【0101】図5(B)では、第1のウエハのエピタキシャル層3の表面を陽極化成するなどして多孔質化して多孔質層4を形成する。[mu]m程残るようにエピタキシャル層3の表層のみを多孔質化することが好ましい。m.【0102】続いて、図5(C)では、多孔質層4上に非多孔質層5を形成して第1の部材を形成する。非多孔質層5の形成方法としては、水素アニールにより多孔質層4の孔を塞いで表層を非多孔質化する方法や、エピタキシャル成長により非多孔質の単結晶層を形成する方法がある。必要に応じて非多孔質層5の表面を酸化するなどして、非多孔質層5の上に絶縁層6を形成する。熱酸化に代えて、CVDやスパッタリング等により絶縁層6を形成してもよい。layer.【0103】図5(D)では、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。貼り合わせの際には、室温で両者を接触させたのち熱処理して接合強度を高めてもよいし、陽極接合により貼り合わせてもよい。接触と同時に熱処理を行ってもよい。貼り合わせ工程においては、両者がより密着するように加圧しながら熱処理等を行ってもよい。contact.【0104】また、一対の貼り合わせ面の少なくともいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。間に接着層を介在させて貼り合わせてもよい。between.【0105】そして、図5(E)では、分離層(多孔質層4)において、前述した方法により多層構造体を分離する。剥離された第1のウエハの非多孔質部分はウエハ形状を保っており、分離された面上に多孔質層の残留部41を有している。第2のウエハ2上には非多孔質層5が絶縁層6とともに、第1のウエハから移設されており、その分離された面上に多孔質層の残留部42を有している。face.【0106】図5(F)では、残留部42を除去する。42.残留部42の厚さが比較的厚い場合には、ふっ酸と過酸化水素とアルコールの混合液をエッチャントとして用いて残留部42を選択的にウエットエッチングして除去し、その後水素アニールにより表面を平滑化する。残留部42の厚さが薄い場合には、ウエットエッチングすることなく水素アニールして残留部42の除去と同時に平滑化処理を行ってもよい。SOIウエハ(図5(F))が得られる。obtained.【0107】図5(G)では、剥離後のウエハ1(半導体基体)上の残留部41を、研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。-型単結晶半導体層となる。-エピタキシャルウエハと同品質のウエハである。+エピタキシャルウエハと同品質のウエハになる。層10の上にさらにエピタキシャル膜を成長させてもよい。10.【0108】また、層10をも除去すれば最初と同じバルクウエハが得られる(図5(H))。(H)).【0109】更に必要に応じて、図5(I)に示すように剥離後のウエハ1の表面にエピタキシャル成長処理を行い非多孔質のP型単結晶半導体からなるエピタキシャル層7を形成しエピタキシャルウエハとしてもよい。1枚のエピタキシャルウエハあるいはバルクウエハが得られ、この非SOIウエハを再度SOIの製造に利用することなく、他の用途に転用、販売するのである。sell.【0110】ここで、2枚のシリコンウエハから1枚のSOIウエハと1枚のエピタキシャルウエハを作製する場合の利点について図15(A)〜図15(H)を用いて説明する。(H).【0111】図15(A)に示すようにバルクのシリコン基板1上にエピタキシャルシリコン層3を形成する。(A).【0112】次に図15(B)のようにエピタキシャル層3の一部を陽極化成により多孔質化し、多孔質層(分離層)4を形成する。その後、多孔質層4上にSOIウエハの活性層となる非多孔質単結晶シリコン層5を形成する(図15(C))。SOIウエハの絶縁膜の一部となる酸化膜6を形成する(図15(D))。このとき、図に示すように、シリコン基板1の表面にも酸化膜が形成される。第2のシリコンウエハ2と貼り合わせる(図15(E))。その際、酸化性雰囲気で熱処理を行い、接着力を強めるとともにシリコン基板1の表面の酸化膜を厚くすることができる。15(H))が得られる。obtained.【0113】デバイス形成用のエピウエハでは、プロセス工程において、ウエハからの外部への不純物拡散を防ぐべく、表面とりわけ、基板の裏面にバックシールドとしての酸化膜をつけて用いられる。SOIウエハ作製の一連の工程の中でバックシールドが形成されるので非常に効率よくエピタキシャルウエハが作製できる。100nm〜3μmとなるように制御することが好ましい。0Nm~3myuemu.【0116】図15においては、分離層として陽極化成を用いる場合について述べたが、イオン注入により形成される微小気泡層を利用してSOIウエハを作製する場合にも2つの酸化工程(イオン注入に先立ってシリコンウエハの表面に保護膜を形成するための酸化工程、および、貼り合わせ強度を増すための酸化工程)を含むことにより、分離工程と同時にバックシールドのついたエピタキシャルウエハが得られる。(実施形態4)図6は、本発明の第4実施形態によるウエハの製造方法を示す工程図である。1のウエハ1を用意する。このうち第1のウエハの表面を酸化するなどして必要に応じて絶縁層6を形成する。oxidation.【0118】続いて、図6(B)では、水素、窒素、希ガスから選択されるイオンを注入し、所定の深さのところに分離層となる微少空隙(マイクロバブル、マイクロキャビティ)を含む層14を形成する。イオン注入に際しては、既述のPIIIプロセスを用いることもできる。して分離層14の上には単結晶半導体の非多孔質層5を有する第1の部材が形成される。formed.【0119】図6(C)では、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。室温のままでもよいし貼り合わせの際には、室温で両者を接触させたのち熱処理して接合強度を高めてもよいし、陽極接合により貼り合わせてもよい。接触と同時に熱処理を行ってもよい。貼り合わせ工程においては、両者がより密着するように加圧しながら熱処理等を行ってもよい。間に接着層を介在させて貼り合わせてもよい。一対の貼り合わせ面の少なくともいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。14において、前述した方法により多層構造体を分離する。400°C以上とすれば貼り合わせと同時に分離現象が発生することもある。好ましくは、400°C〜600°Cの範囲である。14の残留部141を有している。第2のウエハ2上には非多孔質層5が絶縁層6とともに、第1のウエハから移設されており、その分離された面上に分離層14の残留部142を有している。face.【0122】図6(E)では、残留部142を除去する。この時は、低い研磨レートで研磨すればよいし、その後水素アニールしてもよい。研磨することなく水素アニールして残留部142の除去と同時に平滑化処理を行ってもよい。して付加価値の高いSOIウエハが得られる。obtained.【0123】図6(F)では、剥離後のウエハ1(半導体基体)上の残留部141を、研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。して、バルクウエハが得られる。6(G)に示すように剥離後のウエハ1の表面にエピタキシャル成長処理を行い非多孔質のP型単結晶半導体からなるエピタキシャル層7を形成してもよく、この場合エピタキシャルウエハが得られる。+基板を前述のSOI作製以外の他の用途に転用する。(実施形態5)図7は、本発明の第5実施形態によるウエハの製造方法を示す工程図である。1のウエハ1を用意し、その表面上にエピタキシャル成長処理により単結晶半導体層3を形成する。thereof.【0126】図7(B)では、第1のウエハのエピタキシャル層3の表面を熱酸化するなどして必要に応じて絶縁層6を形成する(図7(B))。nitrogen,希ガスから選択されるイオンを注入し、所定の深さのところに分離層となる微少空隙を含む層14を形成する。depth.こうして分離層14の上には単結晶半導体の非多孔質層5が残る。(C)).【0127】この時、分離層14の下方に非多孔質のエピタキシャル層10が10nm乃至20μm程残るようにエピタキシャル層3中にイオンを注入することが好ましい。m.【0128】図7(D)では、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。室温のままでもよいし貼り合わせの際には、室温で両者を接触させたのち熱処理して接合強度を高めてもよいし、陽極接合により貼り合わせてもよい。接触と同時に熱処理を行ってもよい。貼り合わせ工程においては、両者がより密着するように加圧しながら熱処理等を行ってもよい。間に接着層を介在させて貼り合わせてもよい。一対の貼り合わせ面の少なくともいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。faces.【0129】そして、図7(E)では、分離層14において、前述した方法により多層構造体を分離する。°Cとすれば貼り合わせと同時に分離現象が発生することもある。occur.【0130】剥離された第1のウエハ1はその厚みが減少することなくウエハ形状を保っており、分離された面上に分離層14の残留部141を有している。secondのウエハ2上には非多孔質層5が絶縁層6とともに、第1のウエハから移設されており、その分離された面上に分離層14の残留部142を有している。図7(F)では、残留部142を除去する。この時は、低い研磨レートで研磨すればよいし、その後水素アニールしてもよい。研磨することなく水素アニールして残留部142の除去と同時に平滑化処理を行ってもよい。して付加価値の高いSOIウエハが得られる。obtained.【0131】図7(G)では、剥離後のウエハ1(半導体基体)上の残留部141を、研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。-型単結晶半導体層となる。layer.【0132】また、エピタキシャル層10をも除去すれば最初と同じバルクウエハが得られる(図7(H))。(H)).【0133】更に必要に応じて、図7(I)に示すように剥離後のウエハ1の表面にエピタキシャル成長処理を行い非多孔質のP型単結晶半導体からなるエピタキシャル層7を形成してもよい。してエピタキシャルウエハが得られる。SOIウエハと1枚のバルクウエハあるいはエピウエハが得られる。SOI作製以外の用途に用いるのである。(実施形態6)第1の基板として、シリコンウエハのような半導体基板を用意する。substrateや分子線エピタキシャル成長のような方法により、ヘテロエピタキシャル成長させた基板とは異なる材料からなる半導体層を形成する。この半導体はSiGeやGeである。Ge.【0135】一方、第2の基板としてシリコンウエハを用意する。半導体層の表面及び/又は第2の基板表面のうちすくなくともいずれか一方の表面に酸化膜のような絶縁膜を形成する。layer.【0136】第1の基板及び第2の基板を貼り合わせて、多層構造体を得る。structure,ヘテロ界面即ち第1の基板と半導体層との界面に応力が集中するので、この界面で多層構造体は剥離し易い構造になっている。construction.【0138】よって、上述した分離のためのエネルギーを与えると、それがきっかけになり多層構造体は分離し、半導体層は第2の基板上に移設される。分離面は多少ゆらぐ可能もあり、必要に応じて平坦化を行なう。1枚のSOIウエハと1枚のシリコンウエハ(その上にエピタキシャル成長させればエピウエハ)が得られる。この得られたシリコンウエハを上述の工程以外の他の用途に用いることで、SOI製造には常に新品のシリコンウエハを用いることができる。(実施形態7)図8は、本発明の第7実施形態によるウエハの製造方法を示す工程図である。invention.【0140】先ず、図8(A)では、P型シリコンウエハからなる第1のウエハ1を用意し、エピタキシャル成長により第1のウエハよりも低不純物濃度のエピタキシャル層31とエピタキシャル層31よりも高不純物濃度のエピタキシャル層32を形成する。cmの高濃度P型シリコンウエハが好ましい。preferred.【0141】エピタキシャル層32の不純物濃度はエピタキシャル層31の不純物濃度よりも高ければよく、エピタキシャル層32の比抵抗がエピタキシャル層31の比抵抗より低くなるように、具体的にはエピタキシャル層31の比抵抗が0.02〜10000Ω・cm、より好ましくは0.1〜100Ω・cmとし、エピタキシャル層32の比抵抗が0.001〜0.1Ω・cm、より好ましくは0.005〜0.02Ω・cmとする。cm.【0142】図8(B)では、第1のウエハ1のエピタキシャル半導体層32とエピタキシャル層31の途中まで陽極化成するなどして多孔質化して多孔質層4を形成する。陽極化成時に電流一定でも、このように不純物濃度の異なるエピタキシャル層を用いると多孔度の異なる多孔質層を形成することができる。多孔質層4はエピタキシャル半導体層32の多孔質化部よりもエピタキシャル半導体層31の多孔質化部の方が多孔度が高く脆弱となる。この時、多孔質層4の下方に非多孔質の層10が100nm乃至20μm程残るように多孔質化する。異なるエピタキシャル層を形成する点についてさらに説明する。少なくとも一つを変えることにより(本実施形態では不純物濃度を変えた)、エピタキシャル成長層を2層以上の構造にすれば、かかるエピタキシャル成長層に形成される多孔質層を構造の異なる2層以上の多孔質層構造にすると、後に述べる貼り合わせ後の分離工程において、多孔質層中の分離位置を規定することができる。layer.【0145】多孔質層構造は表面側で低多孔度層、内部に高多孔度層が位置することが望ましい。inside,機械的に脆弱で分離工程において、主として高多孔度層中、あるいは、高多孔度層と隣接する層の界面において、優先的に分離する層である。layer.【0147】なお、複数枚の第1の基板を陽極化成溶液中に配置して多孔質層を形成する場合、陽極側の電極から溶出する金属イオンが第1の基板の裏面に付着してしまうのを防ぐために、陽極側にシリコンウエハをシールドウエハとして配置する場合があった。電流密度を可変して2層以上の多孔質層を形成した場合、シールドウエハ表面にも同様な構造が形成されることがある。th,シールドウエハに形成された多孔質が剥離され、容器内に散乱してしまう場合があった。低多孔度層と高多孔度層が交互に形成される場合には、一定の化成条件で同じ厚さの多孔質層を形成する場合に比べて、機械的強度は著しく低下してしまう。シールドウエハの使用回数が限定されていた。本発明によれば、第1の基板の多孔質層の2層以上の構造は、予め第1の基板の表面に形成したエピタキシャル成長層の構造によって、決定付けられるので、シールドウエハに印加する電流密度は一定にすることができ、シールドウエハの寿命を延ばすことができる。wafer.【0148】多孔質層構造は必要があれば、2層以上の何層でもよい。表面からに2層目に高多孔度層を形成し、その下層に第2の低多孔度層を形成すれば、分離時に欠陥が導入された場合にも、多孔質層中であるので、後の多孔質除去工程で除去することができ、第1の基板に欠陥が残留してしまうことがない。異なる層を形成しておく。layers.【0149】続いて、図8(C)では、多孔質層4上に非多孔質層5を形成して第1の部材を形成する。非多孔質層5の形成方法としては、水素アニールにより多孔質層4の孔を塞いで表層を非多孔質化する方法や、エピタキシャル成長により非多孔質の単結晶層を形成する方法がある。必要に応じて非多孔質層5の表面を酸化するなどして、非多孔質層5の上に絶縁層6を形成する。熱酸化に代えて、CVDやスパッタリング等により絶縁層6を形成してもよい。本実施形態ではエピタキシャル半導体層31の多孔質化部が分離層になる。embodiment.【0150】図8(D)では、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。CZシリコンウエハ、FZシリコンウエハ等のバルクウエハ等からなる第2の部材となる第2のウエハ2を用意する。貼り合わせの際には、室温で両者を接触させたのち熱処理して接合強度を高めてもよいし、陽極接合により貼り合わせてもよい。接触と同時に熱処理を行ってもよい。貼り合わせ工程においては、両者がより密着するように加圧しながら熱処理等を行ってもよい。contact.【0151】また、一対の貼り合わせ面のすくなくともいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。間に接着層を介在させて貼り合わせてもよい。between.【0152】そして、図8(E)では、分離層(エピタキシャル半導体層31の多孔質化部)において、前述した方法により多層構造体を分離する。剥離された第1のウエハの非多孔質部分はウエハ形状を保っており、分離された面上に多孔質層の残留部41(エピタキシャル半導体層31の多孔質化部の一部)を有している。2,第1のウエハから移設されており、その分離された面上に多孔質層の残留部42(エピタキシャル層32の多孔質化部とエピタキシャル半導体層31の多孔質化部の一部)を有している。ing.【0153】図8(F)では、残留部42を除去する。42.残留部42の厚さが比較的厚い場合には、ふっ酸と過酸化水素とアルコールの混合液をエッチャントとして用いて残留部42を選択的にウエットエッチングして除去し、その後水素アニールにより表面を平滑化する。残留部42の厚さが薄い場合には、ウエットエッチングすることなく水素アニールして残留部42の除去と同時に平滑化処理を行ってもよい。SOIウエハが得られる。obtained.【0154】図8(G)では、剥離後のウエハ1(半導体基体)上の残留部41を、研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。smooth.【0155】このとき、ウエハ1上には非多孔質の層(エピタキシャル層)10が残っており、エピタキシャルウエハが得られる。-やN型)を用いることもできる。used.【0156】ここまでの工程で、エピタキシャル半導体層31を2層以上にわたって形成しても良い。'および31′′(合わせて31)をこの順で形成する。order.多孔質化は表面のエピタキシャル半導体層32から行われ、少なくとも単結晶半導体層31′′に入るまで、多くともエピタキシャル半導体層31′の一部が多孔質化されずに残るように多孔質化する。31′′が多孔質化された層)、多孔質層42(単結晶半導体層32が多孔質化された層)の順に形成される。41'(単結晶半導体層31′が多孔質化された層)は存在しないことになる。エピタキシャル層31′:多孔質化されずに残存した層は、第2の半導体基板用のエピ層になる。エピタキシャル層31′′:ここに形成された多孔質層の内部あるいは上下界面で分離する役割。layer.【0157】図8(G)では、剥離後のウエハ1(半導体基体)上の残留部41を、研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。この時、図8(A)で形成したエピタキシャル層10(元の単結晶半導体層31)が残っているので、この状態で水素アニールを施せば、表面は平滑化される。-型単結晶半導体層となる。-エピタキシャルウエハと同品質のウエハである。この層のボロン濃度は始めのエピタキシャル半導体層31のボロン濃度にほぼ等しいことになる。-エピタキシャルウエハ用のボロン濃度に合致していない場合も有り得る。-エピタキシャルウエハ用に最適なボロン濃度の層(31′)に分けて形成すれば良い。-エピタキシャルウエハと同品質のウエハになる。して、2枚のウエハから付加価値の高い1枚のSOIウエハと1枚のエピタキシャルが得られる。SOIの製造に再度利用することなく、それ以外の用途に用いられるウエハとして転用、あるいは販売することで経済上有利なSOIウエハ製造プロセスが構築できるとともに、常に新品のウエハを用いてSOIの製造が可能であるので、その生産効率も上がる。(実施形態8)図9は、本発明の第8実施形態によるウエハの製造方法を示す工程図である。firstの比抵抗のエピタキシャル層31と第2導電型(例えばn)で第2の比抵抗のエピタキシャル層32を形成する。本実施形態ではエピタキシャル層32はSOIウエハ側の活性層、エピタキシャル層31はエピタキシャルウエハ側の活性層となり、それぞれの活性層を1回の連続する工程のエピタキシャル成長で作製できる。エピタキシャル層31とエピタキシャル層32は同一導電型(P型あるいはN型)であってもよく、比抵抗は特に変えなくとも同一であってもよい(すなわち、単一のエピタキシャル層であってもよい)。type,濃度はそれぞれの用途に最適化しておいた方が好ましい。第1のウエハとしては、高濃度P型シリコンウエハを用いることが好ましい。wafer.【0160】図9(B)では、第1のウエハのエピタキシャル層32の表面を熱酸化するなどして絶縁層6を形成する(図9(C))。次に、水素、窒素、あるいは希ガスから選択されるイオンを注入し、所定の深さのところに分離層となる微少空隙を含む層14を形成する。分離層の位置は、分離層14の上には少なくとも単結晶半導体32の一部(非多孔質層5)が残り、さらに分離層14の下には少なくとも単結晶半導体31の一部(非多孔質層10)が残るように規定する。して第1の部材が形成される。20μm1又は/及びエピタキシャル層32中にイオンを注入することが好ましい。ここでは、分離層14中にエピタキシャル層31とエピタキシャル層32との界面が存在するように(すなわち、エピタキシャル層31とエピタキシャル層32とに分離層が形成されるように)、分離層14が形成されている場合について示している。is.【0162】図9(D)では、第1のウエハ1の絶縁層6の表面と第2のウエハ2の表面とを貼り合わせて多層構造体を形成する。室温のままでもよいし貼り合わせの際には、室温で両者を接触させたのち熱処理して接合強度を高めてもよいし、陽極接合により貼り合わせてもよい。接触と同時に熱処理を行ってもよい。貼り合わせ工程においては、両者がより密着するように加圧しながら熱処理等を行ってもよい。間に接着層を介在させて貼り合わせてもよい。一対の貼り合わせ面の少なくともいずれか一方に酸素、窒素、シリコン、水素、希ガス等のプラズマ処理を行い貼り合わせ面を予め活性化することも好ましいものである。faces.【0163】そして、図9(E)では、分離層14において、前述した方法により多層構造体を分離する。本例の方法では、図9(D)の熱処理時に温度を400°C以上、好ましくは400°C〜600°Cとすれば貼り合わせと同時に分離現象が発生することもある。C..【0164】剥離された第1のウエハ1はその厚みが減少することなくウエハ形状を保っており、分離された面上に分離層14の残留部141を有している。secondのウエハ2上には非多孔質層5が絶縁層6とともに、第1のウエハから移設されており、その分離された面上に分離層14の残留部142を有している。図9(F)では残留部142を除去する。残留部141を研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。して、付加価値の高いSOIウエハを得る。wafer.【0165】図9(F)では、残留部142を除去する。この時は、低い研磨レートで研磨すればよいし、その後水素アニールしてもよい。研磨することなく水素アニールして残留部142の除去と同時に平滑化処理を行ってもよい。して付加価値の高いSOIウエハが得られる。obtained.【0166】図9(G)では、剥離後のウエハ1(半導体基体)上の残留部141を、研磨、ウエットエッチング、水素アニール等により除去し、平滑化する。この時、図9(A)で形成したエピタキシャル層10が残っている。-型単結晶半導体層とすることができる。-エピ層が形成されたウエハ)を得ることができる。(製造システム)以下、本発明のウエハの製造方法を実施するに適した製造システム(製造プラント)について説明する。plant).【0167】図10は製造システムの一例を示す模式的説明図である。51に送られ、前述した工程S2等を実施する。above.【0168】分離層が形成された第1の基板1は、貼り合わせ装置群52に送られて、ここで第2の基板(ウエハ)2と貼り合わされ、多層構造体が得られる。少なくとも1つ含む分離装置群53に送られ、ここで分離がなされる。54にて平滑化処理がなされてバルクウエハとして完成するか、或いはエピタキシャル装置55に送られてエピタキシャル成長処理が施されエピタキシャルウエハ21が完成する。1に、エピタキシャル成長させておけば、分離と同時にエピタキシャルウエハが得られるので、エピタキシャル装置55を用いないことも可能である。行われ、出荷箱詰め装置群57にて箱詰めされ出荷される。againの基板1や第2の基板2としては使用せず、他の用途のウエハとして転用あるいは販売する。58はメンテナンスエリア、59はウエハを搬送するためのクリーンエリアである。SOIウエハと1枚のエピタキシャルウエハ(或いはバルクウエハ)を作製できる。SOIウエハの製造には常に新品のウエハを用いることができ、また従来は同一の工程に再利用又は廃棄するしかなかったウエハを別の用途に転用、販売することで、効率のよい半導体製造プロセスの構築ができる。build.【0173】図11は、図10のシステムを一部変更したもので、得られたSOIウエハ20とエピタキシャルウエハ21(又はバルクウエハ)を別々に検査し、箱詰めするようにしたものである。SOIウエハと1枚のエピタキシャルウエハを製造することができウエハの利用効率のよい、製造プロセスを構築できる。process.【0175】図12は、分離後の第1のウエハの転用先を決定するための検査工程のフローチャートである。separation.【0176】図12に示すように、まず分離後の第1のウエハの表面異物測定を行なう(工程S50)。firstの基準(低い基準)に基づいて表面ラフネスの測定を行なう(工程S51)。表面ラフネスの第1の基準を満足するときは、第2の基準(第1の基準より高い基準)に基づいて表面ラフネスの測定を行なう(工程S52)。S52).表面ラフネスの第2の基準を満足するときは、エッジ部の判定を行なう(工程S53)。再表面処理を行なう(工程55)。necessary,再度工程S50〜S54の検査を行なうか、ダミー用ウエハとして用いる(工程S56)。工程S52で表面のラフネスが第2の基準を満足しない場合は、ダミー用ウエハとして用いる(工程S56)。エッジの使用を問わないものはそのまま製品化され、デバイスウエハ,エピウエハ,高品質ダミーウエハとして用いる(工程S54)。7、8の製造方法を実施するに適した製造システム(製造プラント)について説明する。plant).【0180】図13は製造システムの一例を示す模式的説明図である。図13の製造システムは図10の製造システムの一部が異なるのみなので、図10と同一な構成要素については同一符号を付して説明を省略する。有するプロセス装置群51に送られることであり、剥離された第1の基板は装置群54にて平滑化処理がなされるとエピタキシャルウエハ21が完成されることである(すなわち、エピタキシャル層形成のためにあらたなエピタキシャル成長を行なう必要がない)。for).【0182】図14は、図13のシステムを一部変更したもので、得られたSOIウエハ20とエピタキシャルウエハ21(又はバルクウエハ)を別々に検査し、箱詰めするようにしたものである。有するプロセス装置群51に送られることであり、剥離された第1の基板は装置群54にて平滑化処理がなされるとエピタキシャルウエハ21が完成されることである(すなわち、エピタキシャル層形成のためにあらたなエピタキシャル成長を行なう必要がない)。formation).【0183】分離後の第1のウエハの転用先を決めるための検査工程は図12に示したフローチャートと同様である。実施例について説明する。(実施例1)比抵抗0.01〜0.02Ω・cmのP型の第1の単結晶Si基板を、HF溶液中において陽極化成を行った。solution.【0185】陽極化成条件は以下のとおりであった。多孔質Siは高品質エピタキシャルSi層を形成させるために、さらに分離層として用い、それぞれ機能を一層で共用している。0.1μmから600μm程度の範囲から適宜選択できる。m.【0186】この基板を酸素雰囲気中400°Cで1時間酸化した。この酸化により多孔質Siの孔の内壁は熱酸化膜で覆われた。Siエピタキシャル成長した。成長条件は以下の通りである。ベーキング工程を行ってもよい。layer.【0187】そして、自然酸化膜を除去した同径のシリコンウエハに接触させ、熱処理を行って貼り合わせ、多層構造体を形成した。structure,多層構造体から第1の基板を剥離した。剥離後、第2の基板上にはエピタキシャル層が移設されていた。このSOIウエハを用いて、完全空乏型薄膜トランジスタを作製した。transistor.【0190】一方、剥離された第1の基板の剥離面を研磨して残留多孔質層を除去するとともに、平坦化し、バルクウエハを得た。wafer論理回路を作製した。circuit.【0191】また、得られたバルクウエハを用いて太陽電池を作製することもできた。16(A)に示すように多孔質層4を陽極化成により形成した後エピタキシャル層5を成長させた。+構造の半導体膜5を形成した。2膜すなわち透明の絶縁膜80を形成し、フォトリソグラフィによるパターンエッチングを行って電極ないしは配線81とのコンタクトを行った。この配線81は、所要の間隔を保持して図においては紙面と直交する方向に延長するストライプ状に平行配列して形成する。Pd、厚さ100nmのAgを順次蒸着し、さらにこれの上にAgメッキを行なうことによって形成した多層構造膜によって構成し得る。その後400°Cで20〜30分間のアニールを行った。81上に、それぞれこれらに沿って導電線82として金属ワイヤを接合し、これの上に透明の接着剤84によって、透明基板83を接合する。電極ないしは配線81への導電性82の接合は、半田付けによることができる。soldering.そして、これら導電線82は、その一端もしくは他端を、電極ないしは配線81よりそれぞれ長くして外方に導出する。81.【0196】その後、バルクウエハ1と透明基板83とに、互いに引き離す外力を与える。多孔質層4で分離され、透明基板83上に、エピタキシャル半導体膜5が接合された薄膜半導体86が得られる(図16(B))。(B)).【0197】この場合、裏面には、多孔質層41が残存するが、これの上に銀ペーストを塗布し、更に金属板を接合して他方の裏面電極85を構成する。この金属電極85は、太陽電池裏面の素子層保護膜としても機能する。cells.【0198】なお、多孔質層4は、図16(D)に示すように多孔度の異なる複数の層とすることもできる。(D).【0199】例えば、401の多孔度は低く(そうすることで、良質のエピタキシャル膜が形成できる。402及び404の多孔度は、401のそれよりも高くし、さらに403の多孔度を最大とする。porosity.【0200】こうすることにより分離される際には、高多孔度の403で機能的に分離が可能となる。多孔度をそれぞれ変えるには電流密度を制御するとよい。(実施例2)比抵抗0.01〜0.02Ω・cmのP型の第1の単結晶Si基板を、HF溶液中において陽極化成を行った。solution.【0201】陽極化成条件は以下のとおりであった。layer,それぞれ機能を分離した。respectively.【0202】因みに、低電流多孔質Si層の厚さは、これに限っておらず、600μmから0.1μm程度まで使用できる。2層目の多孔質Si層形成後に3層目以降を形成しておいても何ら問題はない。formed.【0203】この基板を酸素雰囲気中400°Cで1時間酸化した。この酸化により多孔質Siの孔の内壁は熱酸化膜で覆われた。Siiを0.3μmエピタキシャル成長した。成長条件は以下の通りである。ベーキング工程を行ってもよい。layer.【0204】そして、自然酸化膜を除去した同径のシリコンウエハに接触させ、酸化性雰囲気で熱処理を行って貼り合わせ、多層構造体を形成した。structure.【0205】多層構造体の側面にウオータージェット装置を用いて高圧力の水を吹き付けて、流体の楔のように水を多層構造体に浸入させて、多層構造体から第1の基板を剥離した。剥離後、第2の基板上にはエピタキシャル層が移設されていた。このSOIウエハを用いて、完全空乏型薄膜トランジスタを作製した。-のエピタキシャル層をもつエピタキシャルウエハを得た。この場合、ウエハ裏面には、厚さ600nmの酸化膜がバックシールドとして形成されていた。エピタキシャルウエハをデバイス作製に用いる場合には、通常エピタキシャル層側の面と反対側の面及び側面にバックシール用の裏面酸化膜を形成して、ウエハからの不純物の外部への拡散を防止する。to.【0208】本実施例においては多層構造体から分離した時点で既にエピタキシャルウエハ裏面及び側面にバックシールドが形成されており、デバイスプロセス中のバックシールドの形成工程を省略することができる。これは、貼り合わせ工程前のエピタキシャル層表面の酸化工程や貼り合わせの際の熱処理によりウエハの裏面、側面にバックシールドが形成されるからである。他の実施例においても同様にバックシールドの効果が得られる。more,より好ましくは100nm〜3μmとなることが望ましい。waferS論理回路を作製した。circuit.【0210】またこのエピウエハ上にDRAM等を形成して品質、イールド、信頼性の向上を確認できた。wafer.【0211】なお、多孔質Si上のエピタキシャル成長と、分離工程後の第1の基板のエピタキシャル成長を同一のCVD装置で行えば、非常に高価なCVD装置の稼動効率を上げることができる。(実施例3)第1の単結晶Si基板上にCVDにより比抵抗0.015Ω・cmのP型単結晶Siを15μmエピタキシャル成長した。その基板の表面からHF溶液中において陽極化成を行った。substrate.【0212】陽極化成条件は以下のとおりであった。layer,それぞれ機能を分離した。respectively.【0213】この基板を酸素雰囲気中400°Cで1時間酸化した。この酸化により多孔質Siの孔の内壁は熱酸化膜で覆われた。Siiを0.3μmエピタキシャル成長した。成長条件は以下の通りである。ベーキング工程を行ってもよい。layer.【0214】そして、自然酸化膜を除去した同径のシリコンウエハに接触させ、熱処理を行って貼り合わせ、多層構造体を形成した。structure.【0215】多層構造体の側面にウオータージェット装置を用いて高圧力の水を吹き付けて、流体の楔のように水を多層構造体に浸入させて、多層構造体から第1の基板を剥離した。剥離後、第2の基板上にはエピタキシャル層が移設されていた。このSOIウエハを用いて、完全空乏型薄膜トランジスタを作製した。transistor.【0217】一方、剥離された第1の基板の剥離面に残留した多孔質層を除去して、水素アニールを施して表面が平坦なバルクウエハを得た。annealing.【0218】このバルクウエハを用いてCMOS論理回路を作製した。論理回路等を作製せず、バルクウエハ自体を市場価格よりも安価に販売することもできる。(実施例4)第1の単結晶Si基板上にCVDにより比抵抗0.015Ω・cmのP型単結晶Siを16μmエピタキシャル成長した。growth.【0219】その基板の表面からHF溶液中において陽極化成を行った。substrate.【0220】陽極化成条件は以下のとおりであった。layer,それぞれ機能を分離した。respectively.【0221】この基板を酸素雰囲気中400°Cで1時間酸化した。この酸化により多孔質Siの孔の内壁は熱酸化膜で覆われた。Siiを0.3μmエピタキシャル成長した。成長条件は以下の通りである。layer.【0222】そして、自然酸化膜を除去した同径のシリコンウエハに接触させ、熱処理を行って貼り合わせ、多層構造体を形成した。structure.【0223】多層構造体の側面にウオータージェット装置を用いて高圧力の水を吹き付けて、流体の楔のように水を多層構造体に浸入させて、多層構造体から第1の基板を剥離した。剥離後、第2の基板上にはエピタキシャル層が移設されていた。このSOIウエハを用いて、完全空乏型薄膜トランジスタを作製した。transistor.【0225】一方、剥離された第1の基板には、多孔質化されずに残ったエピタキシャル層と多孔質層の残留部が存在していたので多孔質の残留層を除去し、水素アニールにより1μmの残留エピタキシャル層のボロンを外方拡散させてエピタキシャルウエハとほぼ同じ性能のバルクウエハを得た。wafer.【0226】このバルクウエハを用いてCMOS論理回路を作製した。