何が変わる?Interconnectが2次元Meshに変わるも、構造的には差はない次がInterconnectである。こちらとかでも触れたように、Skylake-SPではコア間の接続に二次元Meshが採用された。Unitの構造に比べると、よりスケーラビリティがある......というか、マシに見える。Bus構造に描かれている気がする。Busの構造そのものに差は無く、トポロジーが変わったというべきなのかもしれない(Photo11)。Photo11:実際RingだろうがPoint-to-Pointだろうが変わらないといえば変わらないのだが。Filterまで搭載された形になる(Photo12)。このCHAは、要するにUPIなど経由でのリクエストを受けてLLCの中身を送り出したり、逆にデータを受け取ったりという作業を担うもので、これをコア毎に搭載しているとする。Filterの管理もCHAの仕事に含まれているようだ。Filterの実装方法である。Filter用の領域が設けられているのか。Filterを見て、他のコアがキャッシュしている領域を書き換えたい場合だけSnoopを出すような動きにすることでトラフィックを減らせる、ということらしい一部の製品ではソケット当たり1.5TBの大容量メモリが搭載可能メモリコントローラ(Photo13)は6chをサポート。3chずつ2つに分割されてMeshと繋がる構造になっている。DIMMをサポートしており、これを利用すると6ch×2枚×128GB=1536GBということで、ソケットあたり1.5TBものメモリが利用可能である。8180Mは13,011ドルと、3,000ドルほど上乗せされているあたり、これはそれだけの価値のある機能だとIntelは考えている様だ。DIMM)が無いことだ。i9-7920X以上のモデルで、いろいろと苦闘しているという話がマザーボードメーカーあたりからもれ伝わってきており、大変だなという気がする。prefetchとD2C/D2Kや、新しいメモリエラー対策であるADDDCについても詳細は不明である。思われる(現状は未公開)。Cluster)としてサポートされる(Photo14)。Unitの部分で分割する形だったが、今回は水平方向のMeshを論理的に分割するという形を取るようだ。ClusterへのメモリアクセスのLatencyが減るというのは、要するに水平方向のMeshを使って、片方のClusterのMCからもう片方のClusterのMCへのリクエストを直接出せるということだと思われるただし、ここで1つ疑問が生じる。論理的には水平方向のMeshは途中で分割されるのだが、物理的にはRingのままだから、あるCluster側のトラフィックがそのまま反対方向のClusterに流れ込むことも起こりうる。4ch)の2Pだと15.36GB/secとなり、数字を見ると14GB/sec程度でているから効率91.1%でかなり高めである。8180だと理論帯域が230.4GB/secで実測値が210GB/sec強だから、効率は91%前後でほぼ同等。DDR4-2666だと理論帯域256GB/secほどで、実測値は通常モードで235GB/secほどだからやはり91%ほどになる。ところがSNC-2モードだと240GB/sec程になり、94%弱まで効率が上がっている。同じ帯域ならSNC-2モードの方がLatencyも低め、というのはなかなか面白い。ちなみにCore→MemoryのLatencyの比較がこちら(Photo16)。全般的に、Latencyが増えないとは言わないまでも大きく変わりにくいのが特徴とは言えるかもしれない。Photo16:NUMAのLocalだと80ns台、というのは筆者のテスト結果とは矛盾しない。Latencyの数字が擬似的に利用できる。LCCだと70ns台だから、HCCだともう少し増えるのは当然で、Localだと80ns台なのは不思議ではない※本記事は掲載時点の情報であり、最新のものとは異なる場合があります。Corporation。