特許第2705106号「半導体装置の製造方法」の特許に対する特許異議の申立てについて、次のとおり決定する。特許第2705106号の特許を維持する。訂正請求(平成11年3月23日付け)及び手続補正書(訂正請求)(平成11年8月3日付け)により、本件特許の特許請求の範囲請求項1「(a)第1導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成する工程、(b)前記(a)の工程の後に、前記第1トランジスタ及び第2導電型の第2トランジスタのゲート電極を形成する工程、(c)前記第2トランジスタのゲート電極をマスクとして前記第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、(d)前記第2トランジスタのゲート電極に側壁を設けた後、前記第2トランジスタのゲート電極及び側壁をマスクとして、前記第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、(e)前記第1トランジスタのゲート電極をマスクとして前記第1トランジスタのソース及びドレイン領域となる拡散層を形成する工程、とを有することを特徴とする半導体装置の製造方法。「(a)第1導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成する工程、(b)前記(a)の工程の後に、第2導電型の第2トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、(c)前記第1トランジスタ及び第2トランジスタのゲート電極を形成する工程、(d)前記第2トランジスタのゲート電極をマスクとして前記第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、(e)前記第2トランジスタのゲート電極に側壁を設けた後、前記第2トランジスタのゲート電極及び側壁をマスクとして、前記第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、(f)前記第1トランジスタのゲート電極をマスクとして前記第1トランジスタのソース及びドレイン領域となる拡散層を形成する工程、とを有することを特徴とする半導体装置の製造方法。」と減縮して訂正しようとするものであり、それに伴い明細書に記載を明りょうでない記載の釈明を目的として訂正するものである。概要は、新規事項を含むというものであり、上記手続補正書により、拒絶理由は解消された。取消理由は、特開昭61-171165号公報(甲第1号証)、特開昭61-154078号公報(甲第2号証)、を提示し、本件特許は、甲第1、2号証記載の発明に基づいて容易に発明をすることができたというものである。引用例1には、高耐圧MOSトランジスタ(LOCOS・オフセット型トランジスタ)と一般のMOSトランジスタとを同一基板上に形成する製造方法が記載されている。引用例2には、MOSFETを形成する際に、ゲート電極に側壁を設けることで、側壁を設ける前と後の2回のイオン注入により、LDDと、高濃度ソース・ドレイン領域を形成する方法が示されている。引用例3には、半導体メモリにおいて、「メモリセルを、周辺回路に用いる電源電圧よりも低い電源電圧で動作させると共に周辺回路を構成しているMOSトランジスタの有する高耐圧性の構造よりも低い耐圧性の構造をもつMOSトランジスタで構成する。」(4頁右上欄1行から6行)と記載され、第8図には、メモリセルとして両側に側壁をもつタイプが、第9図には、メモリセルとしてドレイン側に側壁をもつタイプが、第10図には、メモリセルとして側壁をもたないタイプが示されている。引用例1~3には本件訂正請求の請求項1に係る発明の「(b)前記(a)の工程の後に、第2導電型の第2トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程」は示されていない。高耐圧用トランジスタのうち、多数を必要としかつ微細化に有利な例えばnチャネル・マスクトオフセット型トランジスタとたとえば周辺回路の1部に使用されるが多数を必要としないpチャネルLOCOS・オフセット型トランジスタの2つのタイプの素子形成とその配置が同一基板に形成されるので、これらの高耐圧用トランジスタの質・量両面に対する最適化がはかられる」と言う特許明細書記載の効果を有する。してみると、本件訂正請求の請求項1に係る発明は、引用例1~3記載の発明に基づいて容易に発明をすることができたとすることができない。取消理由は、本件特許は、甲第1、2号証(引用例1,2)記載の発明に基づいて容易に発明をすることができたというものであるから、上述したようにこの申立には理由がない。その他本件訂正請求の請求項1に係る発明の独立して特許できないとする理由を発見しない。従って、上記訂正を認める。4.まとめ訂正請求された請求項1記載の発明に係る特許を取り消す理由がないので、上記結論どおり、請求項1を維持する。【発明の詳細な説明】[産業上の利用分野]この発明は半導体装置、とくに高耐圧半導体装置の製造方法に関し、さらには半導体記憶装置のPROMやEPROMに代わる次世代の不揮発性メモリ装置として開発されている高耐圧のEEPROMに適用して有用性の大きい半導体装置の製造方法に関するものである。[従来の技術]周辺回路をCMOSで構成するEPROMやEEPROMなどにおいては、メモリセルにはnチャネルMOSトランジスタが用いられるのが一般的である。この場合電気的にデータの消去が行われないEPROMのメモリセルにはメモリトランジスタ1個で構成されるが、電気的にデータの消去が行われる高耐圧のEEPROMのメモリセルはメモリトランジスタと選択(ワードともいう)トランジスタが結合された状態で使用され、いずれのトランジスタもnチャネルの高耐圧用トランジスタが必要である。CMOS回路のうちのpチャネルMOS型の高耐圧用トランジスタは電圧変換回路用などとして一部しか使用されないので、メモリセル用のnチャネルの高耐圧用トランジスタほどの個数を必要としないものである。EEPROMの場合にはメモリセルはメモリトランジスタを形成するFAMOS型のnチャネルトランジスタと選択用n型MOSトランジスタとがメモリトランジスタのドレインと選択用トランジスタのソースとの共通n型拡散領域で結合された状態で構成されている。上記FAMOS型nチャネルトランジスタはデータが書き込まれるフローティングゲートの外にコントロールゲートが設けられた多層ゲート構造をもって形成されている。以上のようなこの発明に関連する従来技術を代表する文献として下記に示す刊行物がある。メモリセルに関するものであり、刊行物2は基板上に形成した厚い絶縁膜や、基板を選択酸化して基板の表面の一部を厚い絶縁膜にした部分の下に、ソース領域及びドレイン領域のうち外部引き出し配線の接している部分の不純物濃度よりも薄いオフセット領域を設けたトランジスタ(以下これらを総称してLOCOS・オフセット型トランジスタと略す)による高耐圧用MOSFETにより良く適合する保護回路素子の新規な構造を開示するものであり、刊行物3はマスクを利用するレジストパターンやゲート電極の端部に形成した側壁等を用いて、いわゆるLDD構造のようにソース領域及びドレイン領域に濃度差を持つ構成のうちのチャンネル領域に近い濃度の薄い領域をオフセット領域として設けるトランジスタ(以下これらを総称してマスクト・オフセット型トランジスタと略す)の高耐圧用MOSFETに関して開示されたものである。[発明が解決しようとする課題]上記のような従来の半導体装置すなわち不揮発性メモリセルを有する半導体記憶装置においては、Pチャネル及びnチャネルマスクト・オフセット型トランジスタとpチャネル及びnチャネルLOCOS・オフセット型トランジスタの2つのタイプのトランジスタはそれぞれ個別に製造されて、pチャネル及びnチャネルトランジスタとも全てがマスクト・オフセット型トランジスタから構成されているか、または全てがLOCOS・オフセット型トランジスタから構成されている半導体装置があった。上記の2つのタイプのトランジスタの特徴を挙げて説明すると、まず、マスクト・オフセット型トランジスタは面積が小さく、微細化(高集積化)に有利な反面、オフセット領域形成のためにマスクまたは特別な工程を必要とし、かつ低濃度(例えばp-またはn-)拡散領域を形成するための工程を必要とするなどの不利な点を持っている。これに対してLOCOS・オフセット型トランジスタはオフセット領域上に厚い酸化膜の部分を設ける必要があるため面積が大となり微細化には不利ではあるが、低濃度(例えばp-またはn-)領域を形成する場合専用のマスクやその製造工程が不要となるなどの利点を有している。したがって、上記の長所・短所を考慮して、nチャネル・pチャネルの両方のトランジスタともに高耐圧を必要とする場合多数必要とするトランジスタをマスクト・オフセット型トランジスタとして、少数しか必要とされないトランジスタをLOCOS・オフセット型トランジスタとして同一基板上に適宜配置して形成する構造とその製造方法の開発が要望されていた。この発明は上記の問題点を解消するためになされたもので、微細化、マスクの少数化などの製造工程簡略化の面から総合して最適なCMOSタイプの半導体記憶装置用のIC装置の製造方法を提供することを目的とするものである。[課題を解決するための手段]この発明に係る半導体装置の製造方法は、(a)第1導電型のチャネルストッパ領域及びチャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成する工程、(b)前記(a)の工程の後に、第2導電型の第2トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、(c)前記第1トランジスタ及び前記第2トランジスタのゲート電極を形成する工程、(d)第2トランジスタのゲート電極をマスクとして第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、(e)第2トランジスタのゲート電極に側壁を設けた後、第2トランジスタのゲート電極及び側壁をマスクとして、第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、(f)第1トランジスタのゲート電極をマスクとして第1トランジスタのソース及びドレイン領域となる拡散層を形成する工程、とを有するものである。[作用]この発明においては、第1導電型のチャネルストッパ領域及びチャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成し、その工程の後に、第2導電型の第2トランジスタのチャネル領域に不純物を注入するチャネルドープを行い、第1トランジスタ及び第2トランジスタのゲート電極を形成し、第2トランジスタのゲート電極をマスクとして第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成し、第2トランジスタのゲート電極に側壁を設けた後、第2トランジスタのゲート電極及び側壁をマスクとして、第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成し、第1トランジスタのゲート電極をマスクとして第1トランジスタのソース及びドレイン領域となる拡散層を形成する。高耐圧用トランジスタのうち、多数を必要としかつ微細化に有利な例えばnチャネル・マスクトオフセット型トランジスタとたとえば周辺回路の1部に使用されるが多数を必要としない例えばpチャネルLOCOS・オフセット型トランジスタの2つのタイプの素子形成とその配置が同一基板上に形成されるので、これらの高耐圧用トランジスタの質・量両面に対する最適化がはかられる。そのため、必要最低限で無駄のない記憶回路素子が同時に形成される。[実施例]この発明に係る半導体装置の製造方法の実施例の説明に先立って、製造対象となる半導体装置の構成について説明する。第1図はこの発明の半導体装置の製造方法の製造対象となる高耐圧用CMOSトランジスタの構成を説明する要部断面模式図である。このCMOSトランジスタはnチャネル型のマスクト・オフセットMOSトランジスタQn(以下Qnという)とpチャネル型のLOCOS・オフセットMOSトランジスタQp(以下Qpという)からなる高耐圧用CMOSであり、QnpはLOCOSによる素子分離領域である。Qpは第1導電形のp型半導体基板10上に選択的に形成されたLOCOS酸化膜11と、その下側に形成されたn+型チャネル・ストッパ領域12とからなる素子分離領域に囲まれた第2導電型のnウエル13の領域に形成される。14はゲート酸化膜であり、このゲート酸化膜14の周囲には小面積のLOCOS酸化膜15が形成されており、このLOCOS酸化膜15に連続するゲート酸化膜15の上部に多結晶シリコン層からなるゲート電極16が形成されている。17はLOCOS酸化膜15の下に設けられたp-型チャネル・ストッパ領域、18はソース/ドレイン領域のp+型拡散層であり、この構成によって、p-型チャネル・ストッパ領域17をオフセットとするLOCOS・オフセット構造のQpが形成される。QnはLOCOS酸化膜11と、このLOCOS酸化膜11の下側に設けたp-型チャネル・ストッパ領域19とによって形成される素子分離領域内に形成される。ゲート電極20はゲート酸化膜14上に形成され、ゲート酸化膜14の下側にはn-型オフセット領域21に接続して設けられたソース/ドレイン領域のn+型拡散層22,22aとによってマスクト・オフセット型のQnがQpと同一基板上に構成されている。23は酸化膜又はPSG(BPSGを含む)膜による層間絶縁膜であり、24,24aはQnのソース/ドレイン領域引出し用のAl配線膜、25,25aはQpのソース/ドレイン領域引出し用のAl配線膜である。以上が、この発明によるQpとQnとからなる高耐圧用CMOSトランジスタの構成であるが、その動作等については周知であるので、説明は省略する。第2図(a),(b),(c)はこの発明の半導体装置の製造方法の製造対象となる高耐圧nチャネルトランジスタをメモリセルに用いたEEPROM用のメモリセルの部分のトランジスタの模式説明図である。このメモリセルはメモリトランジスタと選択用トランジスタとからなり、第2図(a)は平面模式図、第2図(b)は(a)のL-L′断面模式図、第2図(c)は等価回路図である。このように、本実施例の特徴としてメモリセルにnチャネルトランジスタを用いて、周辺回路にpチャネルトランジスタとnチャネルトランジスタとを用いる高耐圧用のEEPROMは、多数用のnチャネルトランジスタをマスクト・オフセット型とし、少数しか用いないpチャネルトランジスタをLOCOS・オフセット型とする。以下にマスクト・オフセット型のnチャネルトランジスタをメモリセルに用いた例を記載する。第2図(c)の等価回路図において、ドレインA、ゲートB、ソース/ドレインCで示される部分はnチャネルの選択用トランジスタ(Qwとする)であり、ソース/ドレインC、ソースD、フローティングゲートG、コントロールゲートF及びソース/ドレインのフィールド部Eで示される部分がFAMOS構造のメモリトランジスタ(Qmとする)であり、2つのトランジスタQwとQmは共通のソース/ドレインCで図のように結合されて構成されている。第2図(a),(b),(c)に示した符号A~G及びQw,Qmはそれぞれ(a),(b),(c)各図間で対応するように同一符号で示している。このメモリセルの他の特徴とする所は後述するように多結晶シリコン1層タイプの高耐圧用EEPROMのメモリ構造を有する所にある。以下、このメモリセルのトランジスタの構成をおもに第2図(b)の断面図によって説明する。111はp型半導体基板110上に形成されたLOCOS酸化膜(フィールド酸化膜ともいう)であり、素子分離領域を形成しているが、このLOCOS酸化膜111の下側には図示しないp型チャネルストッパ領域が形成されている。Qwはn+型拡散層のドレイン(A)122a、多結晶シリコン層のゲート電極(B)120、n+型拡散層のソース(C)122からなり、n-型のオフセット領域121とソース/ドレイン領域122,122aで形成されるnチャネルのオフセット型の高耐圧トランジスタである。これは機能的には選択トランジスタ又はワードトランジスタと呼ばれている。QwにつづくQmの部分はn+型拡散層のソース122b、ソース/ドレイン領域122、n-型オフセット領域121、多結晶シリコン層のゲート電極120aからなる片側オフセット型のnチャネル高耐圧トランジスタである。このトランジスタQmはFAMOS構造であり以下説明するフローティングゲート部Gを含む構成で形成されるメモリトランジスタである。Gで示した部分はフローティングゲート部分であり、Chはチャネル領域、Fはn+型拡散層130が形成するコントロールゲートであり、Eはn+型拡散層126が形成するトンネル領域である。この構造は、従来の一般的なEEPROMのコントロールゲートがフローティングゲート上に設けられる2層構造の多結晶シリコン層で形成されているのに対して、多結晶シリコン層1層の構成であり、コントロールゲートは基板110に形成されたn+型拡散層130で形成したものである。123は層間絶縁層、124,124aはそれぞれ中間絶縁層123を開口して形成したソース/ドレイン領域122b,122a引出し用のAl配線層である。このように、メモリセルに用いるための多数必要となるnチャネルトランジスタにマスクト・オフセット型トランジスタを用いて、周辺回路の一部にしか用いない少数のpチャネルトランジスタに第1図のQpのようなLOCOS・オフセット型トランジスタを用いることにより、微細化と工程の簡略とを達成し、最適化されたEEPROMを提供できる効果がある。以上の実施例の構成において、他の特徴である多結晶1層タイプのメモリセルの基本的なメカニズムを以下説明する。データの書込み/消去はトンネル領域126とコントロールゲート130間に10数V~20V程度の電圧を加えることにより、フローティングゲート120aとトンネル領域126間の薄いトンネル酸化膜127(厚さ100Å)に、10MV/cm以上程度の電界をかける。すると、よく知られたファウラー-ノルドハイム(Fowler-Nordheim)トンネリングによって、トンネル酸化膜127を介してフローティングゲート120aに電子の注入および放出を行い、注入時は消去、放出時は書込みが電気的に行われる。フローティングゲート120aに電子が注入された場合はメモリトランジスタQmのしきい値電圧は高くなり、逆に、電子が放出された場合はしきい値電圧は下がる。したがって、電子の注入・放出後のしきい値電圧の中間の電圧をコントロールゲートに印加することにより、電子が注入されているとOFF、電子が放出されているとONとなりメモリトランジスタのON・OFFの判別が可能となり、従来の2層ゲート構造のFLOTOX(フローティングゲートトンネルオキサイド)と同様なEEPROMが達成される。歩留りに対して著るしい効果を有するものである。この発明の半導体装置の製造方法の製造対象となる半導体装置の構成が明らかになったところで、この発明の半導体装置の製造方法の実施例について説明する。第3図(a)~(k)はこの発明の実施例を示す第1図のような高耐圧用CMOSトランジスタの製造方法を説明する製造工程図である。(a)~(k)の模式断面による工程図順に、工程と形成状態を説明する。便宜上同一又は相当部分の符号は第1図の説明に用いたものと同一の符号を用いた。(a)p型シリコン基板10上のnウエル形成領域以外の部分に写真食刻法により1000°Cのウエット酸化を行い厚さ約5000Åのシリコン酸化膜11aとnウエル部分に1000°Cのドライ酸化による厚さ約400Åのシリコン酸化膜14を形成したのち、シリコン酸化膜14を通して120keV,5×1012cm-2の条件でP(リン)のイオン注入を行い、ついで1160°CのO2(酸素)を10%含むN2(窒素)雰囲気で13時間の処理を行いウエルのドライブインによるPの活性化を行った。(b)前工程によりnウエル13を形成したのち、シリコン酸化膜11aと14を除去してから、再び1000°Cのドライ酸化により厚さ約400Åのシリコン酸化膜14を形成した。(c)全面にシリコン窒化膜を堆積したのち、写真食刻により素子形成領域にのみシリコン窒化膜26を残し、さらにレジスト27を塗布し、写真食刻してp型ストッパ形成部分のレジスト開口を行ったのち、35keV,3×1014cm-2の条件でB(ボロン)のイオン注入を行い、ついでレジスト27を除去してから熱処理してpチャネル・ストッパ領域17,19を形成した。(d)レジスト27を塗布したのち、写真食刻によりn型ストッパ部分の開口を行ったのち、80keV,2×1013cm-2の条件でPのイオン注入を行い、ついでレジスト27を除去したのち、熱処理を行いn+型のチャネル・ストッパ領域12を形成した。レジスト27を除去する。(e)シリコン窒化膜26をマスクとして、950°Cのウエット酸化により選択的なフィールド酸化を行い厚さ約9000ÅのLOCOS酸化膜11及び15を形成する。11は素子分離用、15はゲート電極(この図に図示していない)のための高耐圧用のLOCOS酸化膜である。シリコン窒化膜26を除去し、さらにシリコン酸化膜14も除去したのち1100°Cのドライ酸化により約600Å厚のゲート酸化膜14を形成する。レジストによる写真食刻によりNCD(nチャネル・ドープ)部分の開口を行ってPの100keV,4×1011cm-2の条件でPのイオン注入を行い、ついで写真食刻によりPCD(pチャネル・ドープ)部分の開口を行い、Bの40keV,5×1011cm-2の条件でのイオン注入を行い、デプレッション形MOSの基礎領域を形成した(この部分は図示省略)。(f)全面に約4000Åの厚さに多結晶シリコン層を形成し、n+型になるようにP又はAs(ヒ素)を拡散したのち、図示しないレジストを用いて写真食刻により多結晶シリコンによるゲート電極16及び20を形成する。830°Cのウエット酸化によりゲート電極16及び20も掩うようにライト酸化膜14aを形成する。(g)写真食刻により、レジスト27を開口し、ゲート電極20をマスクとしてnチャネル形成領域に80keV,5×1012cm-2の条件でPのイオン打込みを行い、n-型拡散層21を形成し、オフセット領域の下地を形成する。(h)写真食刻により、ゲート電極20を覆うレジスト27aを塗布したのち、このレジスト27aをマスクとして、80keV,4×1015cm-2の条件でPのイオン打込みを行い、ついでレジスト27,27aを除去したのち熱処理を行ってソース/ドレイン領域のn+型拡散層22,22aを形成する。この段階でnチャネルLDD構造の高耐圧用マスクト・オフセット型MOSトランジスタが形成される。(i)前工程で得られたnチャネルMOSトランジスタの部分のみに写真食刻によりレジスト26を塗布したのち、pチャネルMOSトランジスタ形成領域のゲート電極16、LOCOS酸化膜11,16をマスクとして、35keV,2×1015cm-2の条件でBのイオン打込みを行い、レジスト26を除去したのち熱処理を行ってp+型拡散層18,18aを形成し、ソース/ドレイン領域を形成する。この段階でpチャネルLOCOS・オフセット構造の高耐圧用MOSトランジスタが形成される。(j)全面に層間絶縁膜23である第2フィールド領域用のPSG膜を堆積する。PSG膜はBPSG膜であってもよく、シリコン酸化膜を用いてもよい。(k)以後の工程は、通常の方法にしたがって写真食刻によりソース/ドレイン引出し用のコンタクトホールを形成したのち、電極配線用のAl膜を堆積してから写真食刻によるAl配線のパターニングを行いAl配線膜24,24a,25,25aを形成することにより、第1図の実施例と同様な高耐圧用CMOSが完成する。第1図及び第3図(a)~(k)の実施例においては、p型半導体基板上にnチャネルトランジスタとしてマスクト・オフセットトランジスタとpチャネルトランジスタとしてLOCOS・オフセットトランジスタをnウエル領域に形成する場合について説明したがn型基板を用いてpウエル領域にnチャネルトランジスタを形成して、もう1つのトランジスタをpチャネルトランジスタとするCMOSであってもよい。pチャネルトランジスタもマスクト・オフセット構造とするときは、第3図(g)及び(h)工程においてマスクを必要とするためpチャネルトランジスタの方はLOCOS・オフセット構造とする方が好ましい。逆にnチャネルトランジスタをLOCOS・オフセット構造とするときは第3図(h)の工程が不要となる利点があるが、メモリセル等の多数トランジスタが必要な部分に用いるため面積的に集積度を上げることはできないので微細化には不向きとなる。これらの事柄を総合すると、EEPROMに適用する場合は上記第1図及び第3図(a)~(k)の実施例のようにする方が現状では最適構成ということができる。メモリセルと周辺回路の一部に用いられ、多数必要となるnチャネルトランジスタをマスクト・オフセット型として、周辺回路の一部にしか用いられず、少数のpチャネルトランジスタをLOCOS・オフセット型としたEEPROMが最適構造なのである。nチャネルトランジスタに比べてpチャネルトランジスタの方が多数必要な時は上記と逆に、nチャネルトランジスタにLOCOS・オフセット型、pチャネルトランジスタにマスクト・オフセット型を用いればよい。[発明の効果]この発明は以上説明したように、第1導電型のチャネルストッパ領域及びチャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成し、その工程の後に、第2導電型の第2トランジスタのチャネル領域に不純物を注入するチャネルドープを行い、第1トランジスタ及び第2トランジスタのゲート電極を形成し、第2トランジスタのゲート電極をマスクとして第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成し、第2トランジスタのゲート電極に側壁を設けた後、第2トランジスタのゲート電極及び側壁をマスクとして、第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成し、第1トランジスタのゲート電極をマスクとして第1トランジスタのソース及びドレイン領域となる拡散層を形成することにより、周辺回路をCMOSで構成する半導体記憶装置において、多数を必要とする例えばnチャネル高耐圧用トランジスタはマスクト・オフセット型トランジスタとし、少数しか使われない例えばpチャネル高耐圧用トランジスタをLOCOS・オフセット型トランジスタとして、これらの2種のトランジスタを同一基板上に形成する製造方法を提供した。面を総合して最適化が達成される。この製造方法を適用することにより多結晶シリコンゲート1層形のEEPROMなどの形成に対しても上記と同様な微細化その他の面での寄与が大きい。2図(a),(b),(c)はこの発明の半導体装置の製造方法の製造対象となる高耐圧nチャネルトランジスタを用いたEEPROMのメモリセル部分のトランジスタの模式説明図、第2図(a)は平面図、第2図(b)は第2図(a)のL-L′断面図、第2図(c)は等価回路図、第3図(a)~(k)はこの発明の実施例を示す第1図と同様な高耐圧用CMOSトランジスタの製造方法を説明する工程図である。第1図及び第3図(a)~(k)において、10はP型半導体(シリコン)基板、11はLOCOS酸化膜(フィールド酸化膜)、12はn+型チャネル・ストッパ領域、13はnウエル、14はゲート酸化膜、15はLOCOS酸化膜、16はゲート電極、17はp-型チャネル・ストッパ領域、18,18aはソース/ドレイン領域のp+型拡散層、19はp-型チャネル・ストッパ領域、20はゲート電極、21はn-型オフセット領域、22,22aはソース/ドレイン領域のn+型拡散層、23は層間絶縁膜、24,24a,25,25aはAl配線膜である。第2図(a),(b),(c)において、110はp型半導体基板、111はLOCOS酸化膜、120はゲート電極、120aはゲート電極、121はn-型オフセット領域、121,122a,122bはソース/ドレイン領域のn+型拡散層、123は層間絶縁層、124,124aはAl配線膜、126はトンネル領域のn+型拡散層、127はトンネル酸化膜、130はコントロール・ゲートを形成するn+型拡散層である。本件特許の特許請求の範囲請求項1の「(a)第1導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成する工程、(b)前記(a)の工程の後に、前記第1トランジスタ及び第2導電型の第2トランジスタのゲート電極を形成する工程、(c)前記第2トランジスタのゲート電極をマスクとして前記第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、(d)前記第2トランジスタのゲート電極に側壁を設けた後、前記第2トランジスタのゲート電極及び側壁をマスクとして、前記第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、(e)前記第1トランジスタのゲート電極をマスクとして前記第1トランジスタのソース及びドレイン領域となる拡散層を形成する工程、とを有することを特徴とする半導体装置の製造方法。「(a)第1導電型のチャネルストッパ領域及び前記チャネルストッパ上の素子分離領域を形成する工程と同時に第1導電型の第1トランジスタのオフセット領域を形成する工程、(b)前記(a)の工程の後に、第2導電型の第2トランジスタのチャネル領域に不純物を注入するチャネルドープを行う工程、(c)前記第1トランジスタ及び前記第2導電型の第2トランジスタのゲート電極を形成する工程、(d)前記第2トランジスタのゲート電極をマスクとして前記第2トランジスタのソース及びドレイン領域となる低濃度拡散層を形成する工程、(e)前記第2トランジスタのゲート電極に側壁を設けた後、前記第2トランジスタのゲート電極及び側壁をマスクとして、前記第2トランジスタのソース及びドレイン領域となる高濃度拡散層を形成する工程、(f)前記第1トランジスタのゲート電極をマスクとして前記第1トランジスタのソース及びドレイン領域となる拡散層を形成する工程、とを有することを特徴とする半導体装置の製造方法。」と減縮して訂正しようとする。それに伴い明細書に記載を明りょうでない記載の釈明を目的として、明細書8頁14行~第10頁12行(特許公報2頁4欄28行~42行)、明細書10頁14行~(特許公報2頁4欄44行~3頁5欄7行)、明細書25頁4行~(特許公報5頁10欄16行~29行)を、訂正する。