このNANDゲート156の出力線160がNANDゲート158の一方の入力端と接続されている。NANDゲート158の他方の入力端は、プログラム制御信号バーPGMを受けるようになっている。図10に、このような3ステートロジックのNANDゲート158の回路例を示す。“H”状態であるときに出力可能とされる。“L”状態であるときには高インピーダンスとなる。operationLjが選択される場合にのみ、NANDゲート158は高インピーダンス(出力点フローティング)の状態になる。このNANDゲート158の出力は接続点162に送られる。164が接続されている。164は、電源供給電圧Vcc端と基準電位端との間に電流通路が直列に接続されたPチャネルトランジスタ166、Nチャネルトランジスタ168、170、172から構成されている。受けるようにされている。Nチャネルトランジスタ172はドレインとゲートを接続した構造とされ、また、Nチャネルトランジスタ168のソースとNチャネルトランジスタ170のドレインとが、接続点162に接続されている。より接続点162へつながり、検証電圧、例えば約0.8Vを接続点162に発生する。D形トランジスタ176のソース−ドレイン通路が設けられており、そのゲートにはプログラム制御信号バーPGMが入力される。180が設けられている。182のドレインはプログラム電圧Vpgmを受け、ソースは制御ゲート線CGLjに連結されている。D形トランジスタ192の電流通路が設けられている。このD形トランジスタ192のゲートにはプログラム制御信号バーPGMが入力されている。A9、及びA10/バーA10によって選択された場合に、制御ゲート線CGLjにプログラム電圧Vpgmを供給するための手段である。184のゲートとの間に、上述のものとほぼ同様のチャージポンプ回路186が設けられている。Vpas,ソースは制御ゲート線CGLjに連結されている。194の電流通路が接続されており、このD形トランジスタ194のゲートはプログラム制御信号バーPGMを受けるようにされている。barによって選択されない場合に、制御ゲート線CGLjにパス電圧Vpasを供給する手段である。2に共通に接続されるソース線駆動回路22の構成例を示す。CSL08と、から構成されている。208は、プログラムモードで共通ソース線CSLをプログラム防止電圧Vpiに昇圧するものである。terminalsとから構成される(図3参照)。O1~I/O8にそれぞれ接続された入力バッファ26は、入出力端I/O1〜I/O8から入力される1バイトのデータ(8ビットデータ)をCMOSレベルのデータに変換し、一時貯蔵する働きをもつ通常の回路である。Also,出力バッファ28は、対応する列ブロックCBから読出された8ビットデータを入出力端I/O1〜I/O8に一度に出力する通常の回路である。once.【0044】列デコーダ及び選択回路14は、図3に示すように、列デコーダ30と列選択回路32とから構成されている。CBは、ソース−ドレイン通路が共通バス線CBLkとデータ線DLk−1〜DLk−256との間にそれぞれ接続された伝達トランジスタT1〜T256で構成される。TL1〜TL256にそれぞれ接続されている。30は、アドレスバッファ(図示を省略)からの列アドレス信号に応答して前記信号線TL1〜TL256のうちのいずれか一つを選択し、選択された信号線TLに接続された伝達トランジスタTをONとする。DLk−1〜DLk−256との間に設けられる。BLk−1〜BLk−256と接続点36との間にはD形トランジスタ38、40のドレイン−ソース通路が直列で接続されている。operationk−1〜BLk−256に誘導される高電圧の伝達を防止する。受けるようにされている。接続点36と接続点42との間にはNチャネルトランジスタ44のドレイン−ソース通路がそれぞれ設けられている。このNチャネルトランジスタ44のゲートは、プログラム中に“H”状態となる制御線SBLに連結されている。program.【0046】さらに、接続点42と接続点46との間に、ページバッファとも呼ばれるデータレジスタを構成するラッチPBk−1〜PBk−256がそれぞれ設けられている。PBk-1~PBk-256は、互いに逆向きに並列接続された2つのインバータで構成される。corresponding〜BLk−256を通じて一度にメモリセルに書込めるようにデータを一時貯蔵するためのページバッファとしてだけではなく、プログラム検証動作で、プログラムが正確に行われたかどうかを判断するための検証検出器として、そして読出動作で、メモリセルから読出されたビット線BL上のデータを感知・増幅するための感知増幅器としても機能する。cell.【0047】前記各接続点42と、これに対応する各データ線DLk−1〜DLk−256との間には、3ステートロジックのインバータ48とNチャネルトランジスタ49とが並列に接続されている。“H”状態によって出力可能となり、“L”状態によって高インピーダンスとなる。この各インバータ48は、プログラム検証動作及び読出動作で出力可能となるバッファ増幅器として機能する。gateチャネルトランジスタ49は、プログラム動作で、入力データを対応するラッチPBk−1〜PBk−256に伝達するための伝達トランジスタである。本実施例で使用されるインバータ48の構成例を図9に示している。FIG.【0048】前記各接続点46と基準電位端との間には、Nチャネルトランジスタ50、52の電流通路が直列で接続されている。Nチャネルトランジスタ50のゲートは接続点36にそれぞれ接続され、この接続点36と基準電位端との間に、Nチャネルトランジスタ37のドレイン−ソース通路がそれぞれ設けられている。Nチャネルトランジスタ37のゲートは、消去及びプログラム動作の終了後にビット線BLを放電させ、読出動作の直前にデータレジスタを“L”状態、例えばデータ“0”にリセットするための制御信号が印加される信号線DCBに共通に接続されている。DCB.【0049】この例のデータレジスタ及びセンスアンプ12は、カレントミラーとも呼ばれる定電流回路33を備えている。connectedと、を有している。)として機能するもので、Pチャネルトランジスタ56、58とNチャネルトランジスタ60、62とを用いて構成されている。Pチャネルトランジスタ56、58のソース−ドレイン通路は、電源供給電圧Vcc端と信号線68との間に並列接続されており、また、Pチャネルトランジスタ58のゲートは信号線68に接続されている。60,62のドレイン−ソース通路が直列に接続されている。Vref(例えば約2V)を受けている。入力され、また、前記電流源トランジスタ54のゲートが信号線68に接続されている。BLk-1~BLk−256に定電流(例えば約4μA)を提供する。~DLk−256にそれぞれ接続された信号線群70を通じて接続されるようになっている。Lk-256.【0052】このプログラム判断回路24の回路例を図12及び図13に示す。8個、列ブロックCBの一つ一つに対応させて1チップのEEPROMに周辺回路として提供される。FP1~FP8のうちのいずれか一つでも“L”レベルであれば“L”レベルを出力する論理積回路である。the.【0053】図12に示すように、信号線210と基準電位端との間に並列接続されたNチャネルトランジスタ212、214、...、216の各ゲートは、図3に示す信号線群70とそれぞれ接続されている。電源供給電圧Vccと信号線210との間に、Pチャネルトランジスタ218とD形トランジスタ220の電流通路が直列に接続されている。218のゲートは、プログラム検証動作時に“L”状態となる制御信号バーSUPを受け、また、D形トランジスタ220のゲートは信号線210に接続されている。216、Pチャネルトランジスタ218、及びD形トランジスタ220が、NORゲート234を構成している。NORゲート222の2つの入力端のうち一方は信号線210に接続され、他方は、検証チェック時にのみ“L”状態となる制御信号バーSFPを受けるようになっている。FP1〜FP4を入力とするNANDゲート226、信号FP5〜FP8を入力とするNANDゲート228、そして、これらNANDゲート226、228の各出力を受けるNORゲート230で構成される。228.【0055】次に、図14〜図16に示すタイミング図を参照して、この実施例(図1〜図13)の動作と特徴を詳細に説明する。24は、すべてOFFの状態にある。詳細に説明すれば、図3に示す列デコーダ30はリセットされ、伝達トランジスタT1〜T256をOFFとする。信号線DCB、SBL上の信号とが全部“L”状態に維持され、データレジスタ及びセンスアンプ12はOFFの状態になる。24もOFFの状態になる。82は、“H”状態のプログラム制御信号バーPGMにより、共通ソース線CSLに“L”状態、すなわち0Vの基準電位を提供する。0V.【0058】メモリブロックBK1内のメモリトランジスタM1〜M8に記憶されたデータを同時に消去すると仮定し、図14のタイミング図を参照して説明する。期間は、全てのワード線WL1〜WL8を基準電位に放電する期間である。この期間において、図6に示すNANDゲート124が“L”状態の制御信号バーBLKにより“H”レベルを出力すると共に、D形トランジスタ126が、“H”状態のプログラム制御信号バーPGMによってONの状態になる。したがって、ブロック選択制御線BSCiは“H”状態、すなわち5Vとなる。このとき、チャージポンプ回路128は非動作状態にある。BSC1~BSC1024は5Vを維持する。"state,3ステートロジックのNANDゲート158の出力は“L”状態となる。このとき、3ステートロジックのインバータである検証電圧発生回路164は高インピーダンスの状態にある。CGL1〜CGL8が“L”状態を維持する。5Vのブロック選択制御線BSC1〜BSC1024により伝達トランジスタBT1〜BT10が全部ONとされ、ワード線WL1〜WL8は全て基準電位に放電される。期間は、選択されたメモリブロックBK1内のみの全てのメモリセルを消去する期間である。124の出力は“H”状態に維持される。Ql、Rlのうちの少なくとも一つが“L”状態であるので、全部“H”レベルを出力する。NANDゲート124の出力はすべて“L”状態になる。BSC2~BSC1024は、全て0Vになる。WL1〜WL8は基準電位を受ける。選択されないメモリブロックBK2〜BK1024に接続される伝達トランジスタアレイ34−2〜3−1024は全部OFFの状態であるので、これらに係る全てのワード線WLはフローティング状態になる。Vera(例えば20V)が、図5に示すウェル電極114を通じてP形ウェル領域76とN形ウェル領域74に印加される。0Vの電圧とによって発生されるF−N電流により、正孔が蓄積される。M1〜M8は全て約−3Vのしきい電圧を有するD形トランジスタとされる。"0"のデータに消去される。selectedK2〜BK1024内のワード線WLはフローティング状態にあるので、これらワード線WLは、半導体基板部、ウェル部、フローティングゲート、制御ゲート、及びビット線との間の総合的容量カップリングによりほぼウェル電圧すなわち消去電圧Veraに充電される。M8)のチャネル領域と制御ゲートとの間の電界を十分に減少させることになる。selectederaの80%〜90%程度に充電されれば、そのメモリブロック内にあるプログラムされたメモリトランジスタのデータは破壊されたり減衰したりすることがないということを発見したものである。したがって、これを利用した本発明によるブロック消去では、電圧昇圧回路からのプログラム防止電圧を、選択されないメモリブロック内のワード線に印加する必要がないので、電力消費の抑制のみならず、チップに占める面積の減少をも効果的に達成できる。本発明によれば、限定されたサイズのチップ上で周辺回路の占める面積をより少なくできるので、メモリセルアレイに使用するための範囲をより一層拡大可能であるという利点がある。114aは、フローティングされたワード線WLだけではなくフローティングされたビット線BLにも影響する。BLa程度に充電される。BLk−1〜BLk−256とD形トランジスタ40との間にそれぞれ設けられている。“L”状態となり、これによって、図6のNチャネルトランジスタ140、144、及びPチャネルトランジスタ142がOFFとされるので、メモリブロックBK1の第2選択線SL2はフローティング状態になる。SL2のフローティング状態は、この第2選択線SL2に接続された第2選択トランジスタST2のいずれかが故障したときに、ウェル電極114から第2選択線SL2を介して電流が流れることを防止する。SL2.【0066】ブロック消去動作における選択されたメモリブロックと選択されないメモリブロックとの主要部分の電圧関係を、次の表1にまとめて示しておく。is,ワード線WLとビット線BLに充電された電圧を放電させる期間である。ERAが“H”状態になる。t4,“L”状態となる制御信号バーDSにより、図7に示すNANDゲート156の出力が“H”状態となる。したがって、“H”状態のプログラム制御信号バーPGMに応じて3ステートロジックのNANDゲート158の出力は、“L”状態となる。間で“L”状態となる制御信号バーBLKにより、図6に示すNANDゲート124の出力が“H”状態になる。BT1~BT10がONとされてワード線WL1〜WL8がすべて0Vに放電される。SL1、SL2も5Vとされる。φ1が“H”状態になることによって、ビット線BLに充電された消去電圧Veraは、図3に示すNチャネルトランジスタ37を介して放電され、“L”状態となる。DSは“H”状態になり、制御信号バーXdは“L”状態になる。それによって、図6に示すNANDゲートである行デコーダ120が“H”レベルを出力し、第1、第2選択ゲート線SGLi−1、SGLi−2及びブロック選択制御線BSCiは0Vになる。OPBk−256に貯蔵するためのデータローディング動作が、プログラム動作前に行われるようになっている。