BLK、バーERA、バーSLE、バーWE、バーPGMが全部“H”状態にあるので、図6から分かるように、ブロック選択ゲート線BSC1〜BSC1024は全部“L”状態となる。これによって、伝達トランジスタアレイ34−1〜34−1024は全てOFFの状態となる。BLk-1~BLk−256との連絡が防止される。図3に示す定電流回路33及び3ステートロジックのインバータ48を、それぞれディスエーブルさせる。〜a20は、データローディング動作後に行われるプログラム動作において、全てのビット線BLのデータが一度にメモリセル(M1〜M8)に書込まれるように、すなわち、ページプログラムが行われるように、メモリブロックBKのうちのいずれか一つとワード線WLのうちのいずれか一つを選択するため、データローディング動作中に入力される。データローディング動作中に256サイクルを有するアドレス信号である。応答して伝達トランジスタT1〜T256を順次にONとする。各列ブロックCBに対応する入力バッファ26は、外部書込エネーブル信号バーWExのトグリングに応答して入出力端I/Oに入力されたデータを順次に出力する。したがって、これら各入力バッファ26からの出力データは、順次にONとされる伝達トランジスタT1〜T256から対応するNチャネルトランジスタ49を通じてラッチPBk−1〜PBk−256に順次貯蔵される。ON.【0075】このようなデータローディング動作後、プログラム動作(又は書込動作)が開始される。本例によれば、プログラム動作にNANDセルユニット充電動作が含まれるようになっている。BK1内のワード線WL4と接続されたメモリトランジスタ群M4に一斉にプログラムされるものと仮定する。期間にプログラム動作が行われる。SBLは全部“H”状態にある。18V)、パス電圧Vpas(例えば10V)、プログラム防止電圧Vpi(例えば7V)が供給される。〜a20は、アドレスバッファ(図示を省略)に既にラッチされている。A8〜A10、バーA10は、図7に示すNANDゲートである行デコーダ154に入力される。BK1l、Ql、Rlが行デコーダ120に入力される。NANDゲート124、136の出力は“H”状態になる。Vpgmに昇圧される。SGL1-2は、Nチャネルトランジスタ140、Pチャネルトランジスタ142、及びD形トランジスタ150を通じて伝達される“H”状態と、チャージポンプ回路152のポンピング動作とによりパス電圧Vpasに昇圧される。BK2~BK1024と関連する各行デコーダ120の出力は“H”状態になり、各NANDゲート124の出力が“L”状態になる。したがって、選択されないブロック選択制御線BSC2〜BSC1024は全部0Vになる。PGMは“L”状態になるので、図8に示すソース線駆動回路22の出力を受ける共通ソース線CSLは、プログラム防止電圧Vpiに昇圧される。プログラム制御信号バーPGMが“L”状態になると、共通ソース線CSLは、D形トランジスタ206のしきい電圧の絶対値(例えば2〜3V)になり、そして、これによるチャージポンプ回路208のポンピング動作によって、プログラム防止電圧Vpiに昇圧される。WL5~WL84の出力は“H”状態にある。WLと関連する各NANDゲート156の出力は“L”状態である。also,NORゲート188は“L”レベルを出力し、選択された制御ゲート線CGL4にプログラム電圧Vpgmを提供する。CGL1~CGL3、CGL5〜CGL8上にパス電圧Vpasを提供する。BLk−1〜BLk−256に伝達される。以前のブロック消去モードで、選択されたメモリブロックBK1内の全てのメモリトランジスタは“L”状態、すなわち論理“0”に消去されている。ブロック消去モード後、データローディング動作では、“H”レベル、すなわち論理“1”が書込まれるメモリトランジスタに対応するラッチは論理“0”を貯蔵し、論理“0”が書込まれるメモリトランジスタに対応するラッチは論理“1”を貯蔵している。1)内のメモリブロックBK1における選択されたワード線WL4に接続されると共に、ビット線BL1−2と関連したメモリトランジスタ240にのみ論理“1”を書込み、前記ワード線WL4に接続されているその他の全てのメモリトランジスタには論理“0”を書込むものとする。PB1−3〜PB1−256は全て論理“1”、すなわち“H”レベルを貯蔵している。BL1-3~BL1-256は全部“H”状態、すなわち5Vに充電され始める。WL1〜WL3、WL5〜WL8はVpasとされる。Vpi(例えば7V)を維持するので、選択されたメモリブロックBK1内の第2選択トランジスタST2とメモリトランジスタM1〜M8は全部導通状態になる。And,メモリブロックBK1内のビット線BL1−2と接続された第1選択トランジスタ242(ST1)は導通状態となり、残りの第1選択トランジスタST1はすべて非導通状態となる。NU内にあるメモリトランジスタM1〜M8の電流通路はビット線BL1−2と連結され、これらメモリトランジスタM1〜M8のチャネルとソース及びドレインの各接合キャパシタは0Vに放電される。論理“0”を書込むメモリトランジスタM1〜M8と関連する第1選択トランジスタST1は非導通状態なので、これらに関連したNANDセルユニットNU内のメモリトランジスタM1〜M8のチャネルとソース及びドレインの各接合キャパシタは、プログラム防止電圧Vpiに充電される。"0"の充電が行われる。期間(例えば2msec)は、実質的にプログラムが行われる期間である。“L”状態から“H”状態になる。それによって、図6に示すNチャネルトランジスタ144がONとされ、第2選択ゲート線SGLi−2は全部0Vの基準電位とつながれるので、選択されたメモリブロックBK1内の全ての第2選択トランジスタST2がOFFとなる。2に示すメモリトランジスタ240のチャネルとドレイン及びソースは0Vに充電されているので、メモリトランジスタ240のフローティングゲートには、制御ゲート・基板間電圧18VによるF−N電流で電子が蓄積され、このメモリトランジスタ240は、約0.8Vのしきい電圧を有するエンハンスメント形のMOSトランジスタになる。Vpi,制御ゲート・基板間電圧が11Vと低いので、これらトランジスタM4のフローティングゲートへの電子の注入は防止され、論理“0”を記憶するデプレッション形のトランジスタとして残る。NANDセルユニット充電により対応ビット線BLとの連結が遮断されるような状態となり、そのためにプログラム動作中の書込みが防止される。the.【0083】以上説明したNANDセルユニット充電期間及びプログラム期間での主要部分の電圧関係を、次の表2にまとめて示す。BLの各昇圧された電圧を放電する期間である。Vpgm、Vpas、Vpi、及び信号線SBLは“L”状態になる。パルス発生を中止し、“H”状態を維持する。“L”状態を維持する。したがって、図8に示すソース線駆動回路22は、基準電位を共通ソース線CSLに出力する。BSC1~BSC1024は全部5Vとなるので、ワード線WLの昇圧された電圧は0Vに放電される。Xdが“L”状態になり、制御信号バーBLK、バーDSが“H”状態になる。期間中、ブロック選択制御線BSCiと第1、第2選択ゲート線SGLi−1、SGLi−2は全部0Vになる。期間に“H”状態にあるので、ビット線BLの昇圧された電圧は、Nチャネルトランジスタ37を通じて0Vに放電される。mode【0087】プログラム検証モードはプログラムモードに続いて直ちに行われる。この本例によるプログラム検証動作は読出動作と類似している。読出動作と比較して異なる点は、選択されたワード線上に印加される電圧がメモリトランジスタのエンハンスメントモードの最小しきい電圧であるという点である。この最小しきい電圧をプログラム検証電圧と呼ぶものとし、本実施例におけるこのプログラム検証電圧は、0.8Vである。間の波形のようになっている。SUP,及び信号線DCBは“L”状態になる。バーPVF、バーSUPは全部“L”状態を維持する。240に対し、所望の最小しきい電圧が書込まれたかどうかを判定するため、プログラム検証動作が行われると仮定する。performed.【0090】プログラム動作後、プログラム検証を遂行するための命令が、入出力端I/O(又は他の端子)を通じてマイクロプロセッサからEEPROMに入力された場合、あるいは、プログラム動作後にプログラム検証動作が自動的に行われる場合、プログラム動作でラッチPBk−1〜PBk−256に貯蔵されたデータは、リセットされることなくプログラム検証動作に継承される。したがって、プログラム検証動作の初期に、ラッチPB1−2はデータ“0”を貯蔵しており、残りのラッチPB1−1、PB1−3〜PB1−256は、全部データ“1”を貯蔵している。BK1l、Rlに応答して“L”状態を出力する。“L”状態なので、第1、第2選択線SGL1−1、SGL1−2及びブロック選択制御線BSC1は全部5Vの“H”状態になる。164は0.8Vの検証電圧を制御ゲート線CGL4に提供する。164が高インピーダンスとなり、NANDゲート158が“H”状態を出力する。CGL1~CGL3、CGL5〜CGL8は5Vの読出電圧となる。プログラム制御信号バーPGMは“H”状態なので、図8に示すソース線駆動回路22は、共通選択線CSLに基準電位を提供する。CSL.【0093】その結果、図2に示す伝達トランジスタアレイ34−1はONとされ、選択されたメモリブロックBK1内の第1、第2選択線SL1、SL2、及び選択されないワード線WL1〜WL3、WL5〜WL8は全部5Vとなり、選択されたワード線WL4は0.8Vとなる。WL5~WL8に接続されたトランジスタはONの状態になる。D形トランジスタ40、38を通じてビット線BLに供給する。240のしきい電圧が0.8Vのプログラム検証電圧より低いと仮定すると、メモリトランジスタ240は導通状態となり、このトランジスタ240と接続されたビット線BL1−2は、基準電位、すなわち0Vになる。BK1内のNANDセルユニットNU内にある全てのトランジスタはONの状態であるので、ビット線BL1−2以外のビット線BLも0Vになる。期間で、例えば約2μsecの期間である。期間(例えば約500nsec)は検証感知期間である。“H”状態になり、図3のNチャネルトランジスタ52をONとする。ビット線BL1−2上の基準電位は、D形トランジスタ38、40を通じてビット線BL1−2とゲートが連結されたNチャネルトランジスタ50をOFFとし、ラッチPB1−2内のデータは論理“0”で維持される。PB1-3~PB1−256のデータは以前の論理“1”で維持される。...,216の各ゲートにそれぞれ送られる。CB1(図12)を構成するNチャネルトランジスタ214のゲートに、反転されて“H”状態で提供され、このNチャネルトランジスタ214をONとし、信号線210を基準電位に放電させる。check,信号FP1は“L”状態になる。CBに対応するNORゲート234のNチャネルトランジスタ212、214、...、216はOFFとなる。218、D形トランジスタ220により“H”状態を維持し、信号FP2〜FP8は全部“H”状態である。232は、“H”状態から“L”状態になる。これは、メモリトランジスタ240が正しくプログラムされなかったことを表している。240が、設定された最小しきい電圧に到達しなかったことがチェックされる。間のタイミング信号を発生する。再プログラム動作が自動的に行われる。automatically.【0097】このような再プログラム動作は、マイクロプロセッサの制御やデータの再ローディングの要求を必要とせずに、EEPROMの内部回路により自動的に行うことができるが、必要であれば、マイクロプロセッサからEEPROMの入出力端のうちのいずれかを通してプログラム判別信号PDSを入力し、再プログラム動作を制御するようにもできる。240は非導通状態になる。BL1-2に接続されるNチャネルトランジスタ50がONとなる。ラッチPB1−2の検証感知データは、論理“0”から論理“1”に変更される。前述したように、他のラッチは論理“1”の検証感知データを貯蔵するので、全てのラッチPBk−1〜PBk−256が論理“1”の検証感知データを貯蔵することになる。ページプログラム動作で全てのメモリトランジスタM1〜M8が正しくプログラムされたとすると、ラッチPBk−1〜PBk−256に貯蔵された検証感知データは全部論理“1”とされる。all,プログラム検証チェック時に“L”状態となる制御信号バーSFPに応じて信号FP1〜FP8は全部“H”状態となる。すると、図13に示す論理積回路236から“H”状態のプログラム判別信号PDSが出力される。outputted.これは、プログラム動作が成功したことを表す。successful.【0099】プログラムとその後のプログラム検証を通じて論理“1”にプログラムされるはずのメモリトランジスタ(M1〜M8)のうち、幾つかはプログラムに成功し、残りはプログラムに失敗したとする。(PBk−1〜PBk−256)内のデータは論理“0”から論理“1”に変更され、失敗したメモリトランジスタに対応するラッチ内のデータは論理“0”を維持する。成功の場合、ラッチ内のデータは論理“1”で貯蔵されるので、以後の再プログラム動作において、これらに対応するビット線BLは5Vに充電される。前述のプログラム動作のようにして再プログラム動作で選択された第1選択線SL1は5Vにあり、また、各NANDセルユニットNUを構成するメモリトランジスタのソース及びドレインの各接合とチャネルが7Vのプログラム防止電圧Vpiに充電されているので、前記充電されたビット線BLに接続されている選択された第1選択トランジスタST1は非導通状態になる。operation,充電されたプログラム防止電圧Vpiによりプログラムが防止される。したがって、すでに書込の成功しているセルへの過剰書込が防止され、結果的にエンハンスメント形のしきい電圧は均一化され、また不必要なトンネル電界印加によるセル劣化を防ぐことができる。プログラムに失敗したメモリトランジスタの場合、対応するラッチが論理“0”のデータを貯蔵しているので、それらに対してのみ再プログラムが遂行されることになる。このような反復的な動作により、選択されたワード線WLについての論理“1”にプログラムされるメモリトランジスタが全部プログラムに成功すると、プログラム検証でプログラム判別信号PDSが“H”状態で出力され、再プログラム動作が終了される。verification,NOR形のメモリセルアレイを有するEEPROMでも適用可能である。applicable.【0101】このようなプログラム検証技術には、次のような種々の利点がある。第一に、プログラム検証動作を、チップ外部のマイクロプロセッサの制御を受けなくともチップの内部回路により自動的に遂行することができる。第二に、データレジスタを、データローディング動作ではデータラッチ、プログラム検証動作では検証感知回路、そして後述する読出動作ではセンスアンプとして、共通して使用することができるので、周辺回路の簡素化が可能になる。第三に、プログラムされるメモリトランジスタのしきい電圧を、設定された最小しきい電圧以上の狭い範囲内にバラツキを少なくしておさめることができ、そして、過プログラムを防止できる。バラツキの少ないしきい電圧は、プログラム動作をより短期間で行うことで得ることができる。プログラムに成功したメモリトランジスタは、対応するラッチのデータが変更されることで、自動的にそれ以降のプログラムが禁止されるので、過プログラムの防止が可能である。mode【0103】図16に、この実施例の読出動作のタイミング図を示す。PBk−1〜PBk−256に論理“0”のデータを貯蔵させるリセット期間である。toPBk−256は論理“0”にリセットされる。間のタイミングと同じである。制御信号バーPVF、バーSUPは、プログラム検証動作を除いた全ての動作で常に“H”状態にある。PBk−1〜PBk−256に、感知されたデータを貯蔵する期間である。全て“L”状態を維持する。program4と接続されたトランジスタM4から読出動作が行われると仮定して説明する。間の動作は、前述したプログラム検証動作と類似した方式で行われる。SGL1−2とブロック選択制御線BSC1を5Vに維持する。impedance,3ステートロジックのNANDゲート158はエネーブルされている。WL4に応答して0Vとなる。WL1〜WL3、WL5〜WL8に対応する制御ゲート線CGL1〜CGL3、CGL5〜CGL8は5Vとなる。図8に示すソース線駆動回路22は、共通ソース線CSLに0Vを出力する。WL5~WL8が5V、選択されたワード線WL4が0Vとされる。“H”状態になると、定電流回路33(図3)をエネーブルさせる。BLK-1〜BLk−256に、約4μAの電流を供給する。メモリブロックBK1内のワード線WL4と接続されたメモリトランジスタ240のみが論理“1”にプログラムされているので非道通であり、ビット線BL1−2は約2〜3Vに充電され、その他のビット線BLは0Vとなる。“H”状態になると、図3のNチャネルトランジスタ52は全部ONとされる。50,ビット線BL1−2に関連したものだけが導通し、ラッチPB1−2が論理“1”を感知し貯蔵する。PB1-3~PB1-256は、対応するNチャネルトランジスタ50が非導通状態なので、先のリセット動作に基づいた論理“0”を継続して貯蔵する。ページ読出しが行われる。CB1~CB8I/O8にバイト(8ビット)単位で出力される。21)【0110】図1〜図16を参照して説明した上記の実施例のEEPROMは、それぞれが同一行に配列されたNANDセルユニットNUで構成される1024個のメモリブロックBKを有するメモリセルアレイ10と、プログラム防止電圧VpiをNANDセルユニットNUに充電するため、実質的にプログラムあるいは再プログラム動作前にプログラム防止電圧Vpiを発生するソース線駆動回路22とを有している。本発明は上記実施例に限られるわけではない。本発明において使用されるメモリセルアレイは、後述のように共有のワード線を有するメモリブロックで構成することもできる。プログラム防止電圧をNANDセルユニットに充電するためのソース線駆動回路22を用いずに、制御ゲートからの容量結合方式を適用することもできる。このようなその他の実施例について、図17〜図21を用いて説明する。WL1~WL8を有するメモリブロックSBKで構成されたメモリセルアレイ10の回路例を示している。この図17に示すメモリセルアレイ10の周辺回路は、図3に示した先の実施例の回路例と同様のものが用いられる。17,第i番目のメモリブロックSBKi内の第k番目の列ブロックCBkと関連するメモリセルの配列及び共有のワード線のみを示している。この図17に示す16メガビットのメモリセルを有するメモリセルアレイ10は、共有のワード線WLを除いて、図2に示したメモリセルアレイ10と同様の構成を有している。USBKiと下部メモリブロック(第2サブメモリブロック)LSBKiとから構成されている。この上部、下部メモリブロックUSBKi、LSBKiは、それぞれ図2に示すメモリブロックBK1、BK2とほぼ同様のものである。LSBKi内のワード線WL1〜WL8と対応接続されている。WL1~WL8を共有している。BT2~BT9GL1〜CGL8にそれぞれ接続されている。第1上部選択線USL1と第1下部選択線LSL1は、伝達トランジスタBT1、BT11の電流通路を通じて上部、下部選択ゲート線USGLi、LSGLiにそれぞれ接続されている。UGSL、LGSLにそれぞれ接続されている。第2上部選択トランジスタUST2及び第2下部選択トランジスタLST2の各ソースは、共通ソース線CSLに接続される。この共通ソース線CSLは基準電位、すなわち接地されている。is対応するビット線BLにそれぞれ接続されている。7に示すような制御ゲート駆動回路20に接続される。18に示すブロック選択制御回路318に接続されている。各ブロック選択制御回路318は、アドレスの指定により選択されたメモリブロックSBKi内の上部、下部メモリブロックUSBKi、LSBKiのうちの一つを、各動作モードに従って選択する機能をもつ。メモリブロックSBKiにそれぞれ対応するブロック選択制御回路318がEEPROM内に提供されている。このように、各ブロック選択制御回路318は、上部、下部メモリブロックUSBKi、LSBKiで構成された一つのメモリブロックSBKiを制御するようになっているため、実質的に、2個のメモリブロックが一つのブロック選択制御回路318を共有しているような構成とできる。このような構成によれば、周辺回路の占有面積を減少させることが可能となるので、制限されたサイズの基板におけるメモリセルアレイの面積を相対的に増加させられ、したがってメモリ容量を増加させることができるようになる。to.【0116】上部接地選択線UGSLと下部接地選択線LGSLは、図19に示す接地線駆動回路320と接続される。LGSLの両方に接続される。UGSL、LGSLに、それぞれの動作モードに応じて適切な電圧を提供する。18BKiを制御するブロック選択制御回路318の構成例を説明する。Ql、Rlと制御信号バーXdを入力とする。このアドレス信号Pl、Ql、Rlは、アドレスバッファ(図示を省略)からの行アドレス信号A11/バーA11〜A20/バーA20の中のアドレス信号A12/バーA12〜A20/バーA20をプリデコードしたアドレス信号である。A11jを発生するために使用される。動作モードに対するこの制御信号の論理状態は、下記の表3の通りである。still,“H”は5Vの“H”状態、“L”は0Vの“L”状態を示す。3]【0119】デコーダ322の出力は、NANDゲート324の一方の入力及びインバータ326の入力となる。このNANDゲート324の他方の入力は消去制御信号バーERAとされる。324の出力は、Nチャネルトランジスタ350とPチャネルトランジスタ352とから構成されたCMOS伝達ゲート328からD形トランジスタ330の電流通路を通じて、上部選択ゲート線USGLiに送られる。CMOS伝達ゲート328とD形トランジスタ330との間の接続点358と基準電位端との間には、Nチャネルトランジスタ332の電流通路が接続されている。ブロック消去動作でのみ“L”状態で、その他の動作では“H”状態となる。Nチャネルトランジスタ354とPチャネルトランジスタ356とから構成されたCMOS伝達ゲート334からD形トランジスタ336の電流通路を通じて下部選択ゲート線LSGLiに送られる。338の電流通路が接続されている。342の電流通路とを通じてブロック選択制御線BSCiに送られる。344とNチャネルトランジスタ342の各ゲートは、電源供給電圧Vcc(例えば5V)を受けるようになっている。受け、他方の入力端にデコーダ322の出力を受ける。このNORゲート346の出力端とブロック選択制御線BSCiとの間には、チャージポンプ回路348が設けられている。unselectedと関連する各ブロック選択制御回路318に接続されたブロック選択制御線BSCは、それらのモードで0Vとなる。LSGLiはNチャネルトランジスタ338のONにより0Vとなる。メモリブロックSBKiがアドレスによって指定され、アドレス信号A11が“L”状態であれば、プログラム、プログラム検証、読出モードで下部選択ゲート線LSGLiは5V、上部選択ゲート線USGLiはNチャネルトランジスタ332のONにより0Vとなる。ブロック消去モードでは、上部、下部選択ゲート線USGLi、LSGLiは、全て約2〜3Vのフローティング状態になる。362,364,366,368,370、372、374とNORゲート376、378とから構成されている。LGSLに0Vを出力する。読出モード及びプログラム検証モードにおいて上部メモリブロックUSBKiが選択されると、上部接地選択線UGSLを“H”状態すなわち5Vとし、下部接地選択線LGSLを0Vとする。LGSLを5Vとし、上部接地選択線UGSLを0Vとする。UGSL、LGSLを5Vとする。5V.【0125】この実施例の動作は、上部、下部メモリブロックUSBKiを選択する動作を有する点と、プログラム動作におけるキャパシティブカップリング技術によるNANDセルユニット充電動作とが先の実施例と異なり、その他の動作は先の実施例とほぼ同様である。したがって、異なる部分に重点をおいて説明し、重複する説明は適宜省略する。appropriate.【0126】図20にブロック消去モードでのタイミング図を示す。期間は、メモリセルアレイ10内の全てのワード線を0Vに放電する期間である。CGL1~CGL8は、図7に関連して説明したように0Vである。この期間で、制御信号バーBLKは“L”状態を維持し、プリデコーダ(図示を省略)は、“L”状態の制御信号バーBLKに応答して全部“H”状態となるアドレス信号Pl、Ql、Rlを発生する。Thereby,図18に示すデコーダ322の出力は“L”状態となる。BSC1~BSC512は全部約4.3Vとなり、図17に示す伝達トランジスタアレイ34−1〜34−512内の伝達トランジスタBT2〜BT9が全部ONとされ、全てのワード線WL1〜WL8は接地される。is選択されたメモリブロックSBKiを消去する期間である。期間のように0Vを維持する。BSCiに約4.3Vを提供する。unselected8は、選択されないブロック選択制御線BSCに0Vを出力する。LSBKiのワード線WLは全部0Vであり、選択されないメモリブロックSBK内の全てのワード線WLはフローティング状態にある。notK内の全てのメモリトランジスタM1〜M8の消去は防止される。selected8は、チャネルと制御ゲートとの間に印加される消去電圧により、約−2〜−3Vのしきい電圧を有するD形トランジスタに変更される。“L”状態(又はデータ“0”)が記憶される。USL2、LSL2は共にフローティング状態となる。LSL2を介しての漏泄電流は防止される。prevented.【0129】以上のブロック消去動作における主要部分の電圧関係を、次の表4にまとめて示す。is,選択されないメモリブロックSBK内のワード線WLを0Vに放電する期間である。図7と関連して説明したように、制御ゲート線CGL1〜CGL8は、“L”状態の制御信号バーDSにより全部0Vを維持する。"L"状態の制御信号バーXdにより、上部、下部選択ゲート線USGLi、LSGLiが全部0Vに維持される。DCBにより、ビット線BLが0Vに放電される。0V.【0132】図21に、この実施例におけるプログラムモードでのタイミング図を示す。以前にデータローディング動作が行われる。このデータローディング動作は、図3と関連して先の実施例で説明したデータローディング動作と同じように行われる。is選択されたメモリトランジスタ(M1〜M8)にデータを書込む期間である。先の実施例のデータローディング動作で説明したように、論理“1”の書込まれるメモリトランジスタに対応するビット線BLは“L”状態、すなわち0Vにあり、論理“0”の書込まれるメモリトランジスタに対応するビット線BLは“H”状態、すなわち5Vにある。CGL4がアドレスによって指定されるとすると、制御ゲート線CGL4はプログラム電圧Vpgmになり、制御ゲート線CGL1〜CGL3、CGL5〜CGL8は全部パス電圧Vpasになる。後にプログラム電圧Vpgmとなる。したがって、伝達トランジスタアレイ34−3(図17)はONの状態にある。USGL3は5V、下部選択ゲート線LSGL3は0Vとなる。UGSL、LGSLに0Vを提供する。LST1が全部OFFの状態になる。上部メモリブロックUSBK3内の第1上部選択線USL1は、伝達トランジスタBT1を通じて5Vとなる。BT1.【0135】以上のプログラム動作における主要部分の電圧関係を、次の表5にまとめて示す。conductive,論理“0”の書込まれるメモリトランジスタと接続された上部メモリブロックUSBK3内の第1上部選択トランジスタUST1は非導通状態になる。USBK3ANDセルユニットNUは高電圧に充電された状態となる。isF−N電流により電子を蓄積し、約0.8Vのしきい電圧を有するエンハンスメント形のトランジスタに変わる。論理“1”のデータを記憶する。論理“0”となるメモリトランジスタのチャネルとソース及びドレインの接合キャパシタは、高電圧に充電されているので、これらメモリトランジスタのプログラムは防止される。LSBK3内のNANDセルユニットNU内の各メモリトランジスタM1〜M8のチャネルとソース及びドレインの接合キャパシタも高電圧に充電され、プログラムが防止される。stopped,チャージポンプ回路348がディスエーブルされ、ブロック選択制御線BSC3は5Vに降下する。WL1〜WL8は0Vに放電される。is,0Vに放電される。プログラム検証動作を行える。プログラム検証動作は、先の実施例とほぼ同様のものである。先の実施例と比べて異なる点は、選択されたメモリブロックSBKi内で上部メモリブロックUSBKi又は下部メモリブロックLSBKiを選択するブロック選択制御回路318の動作にある。selectediが約4.3Vになり、上部選択ゲート線USGLiが5Vになる。320が、上部選択ゲート線UGSLに“H”状態、すなわち5Vを、下部選択ゲート線LGSLに“L”状態、すなわち0Vを提供する。0.8Vとなり、選択されない制御ゲート線CGLは5Vになる。CGLの5Vが伝達トランジスタBTのドレインからゲートにキャパシンタンスカップリングを通じて伝達されるので、約7Vとなる。この動作は読出動作でも同じである。上部メモリブロックUSBKi内の選択されたワード線WLは0.8Vの検証電圧に維持され、選択されないワード線WLは5Vに維持される。上部メモリブロックUSBKi内の第1、第2上部選択線USL1、USL2は5Vになる。USBKiT2がONとされ、上部メモリブロックUSBKi内のNANDセルユニットNUを、接地された共通ソース線CSLに接続する。0Vになり、下部メモリブロックLSBKiは選択されない。期間のタイミング図に関連して先の実施例で説明した動作と同様である。transistors,すなわち論理“0”にプログラムされるセル及び論理“1”のプログラムに成功したセルについて、プログラムや再プログラムを防止するために、各ビット線と接続されるプログラム防止電圧発生回路を不要とできる。したがって、周辺回路の簡素化とチップ面積の縮小を達成できる。プログラム及び再プログラム動作中、キャパシティブカップリングによりプログラム防止電圧が自動的に発生されるので、プログラム及び再プログラム動作を高速で行うことが可能となる。本例ではセルフプログラム防止技術を使用するので、このような利点を得られるものである。advantages.【0144】この実施例の読出動作では、前述のプログラム検証動作で0.8Vが加えられる選択されたワード線WLに、0Vが加えられる。読出動作におけるメモリトランジスタの選択動作は前述のプログラム検証動作の場合と同様であり、ページ読出し、ページ読出感知、及び入出力端への出力は、図16と関連して先の実施例で説明した動作と同様である。operation.【0145】尚、図22Aに、図2及び図3に示す回路の接続関係を、図22Bに、図3及び図17に示す回路の接続関係を、それぞれ示しておく。inventionEPROMでは、従来より一層改善されたブロック消去の能力を有し、その信頼性も高いもとなるように設計できる。DRAWINGS【図1】本発明によるEEPROMの実施例を示す概略ブロック図。FIG.【図2】図1中に示すメモリセルアレイの構成例を示す回路図。FIG.【図3】図1中に示す入出力バッファ、列デコーダ及び選択回路、データレジスタ及びセンスアンプの構成例を示す回路図。amplifier.【図4】メモリセルアレイを構成するNANDセルユニットのレイアウトパターンの一例を示す平面図。array.【図5】図4中の矢示IV−IV線に沿う断面図。FIG.【図6】図2に示すメモリセルアレイに対し用いられるブロック選択制御回路の構成例を示す回路図。FIG.【図7】図2に示すメモリセルアレイに対し用いられる制御ゲート駆動回路の構成例を示す回路図。FIG.【図8】図2に示すメモリセルアレイに対し用いられるソース線駆動回路の構成例を示す回路図。FIG.【図9】図3中に示す3ステートロジックインバータの構成例を示す回路図。FIG.【図10】図7中に示す3ステートロジックNANDゲートの構成例を示す回路図。発生するタイミング回路の構成例を示す回路図。.phi.7.【図12】図1中に示すプログラム判断回路の構成例を示す要部の回路図。FIG.【図13】図1中に示すプログラム判断回路の構成例を示す要部の回路図。FIG.【図14】図2に示すメモリセルアレイのブロック消去モードで使用される各制御信号のタイミング図。FIG.【図15】図2に示すメモリセルアレイのプログラムモードで使用される各制御信号のタイミング図。FIG.【図16】図2に示すメモリセルアレイのプログラム検証モード及び読出モードで使用される各制御信号のタイミング図。FIG.【図17】図1中に示すメモリセルアレイの他の構成例を示す回路図。FIG.【図18】図17に示すメモリセルアレイに対し用いられるブロック選択制御回路の構成例を示す回路図。17.【図19】図17に示すメモリセルアレイに対し用いられる接地線駆動回路の構成例を示す回路図。17.【図20】図17に示すメモリセルアレイのブロック消去モードで使用される各制御信号のタイミング図。17.【図21】図17に示すメモリセルアレイのプログラムモードで使用される各制御信号のタイミング図。17.【図22】Aは図2の回路と図3の回路との接続関係を示すブロック図、Bは図3の回路と図17の回路との接続関係を示すブロック図。データ消去動作で、選択されないメモリブロック内のメモリトランジスタと接続されたワード線をフローティングさせると共に、フローティングとなったワード線に消去電圧の大部分をキャパシティブカップリングさせる手段を備え、それにより選択されないメモリブロック内のメモリトランジスタの消去が防止されるようになっていることを特徴とする不揮発性半導体メモリ装置。NANDセルユニットである請求項1記載の不揮発性半導体メモリ装置。選択されないメモリブロック内にあるワード線をフローティングさせる過程と、半導体基板に消去電圧を印加する過程とを含み、消去電圧の所定値が選択されないメモリブロック内にあるワード線にキャパシティブカップリングされることによって、選択されないメモリブロックのメモリトランジスタの消去が防止されるようになっていることを特徴とする消去防止方法。