particular,NAND構造のセルを有する電気的消去可能でプログラム可能な不揮発性半導体メモリ装置に関するものである。[0002]【従来の技術】最近のコンピュータ又はマイクロプロセッサによって制御される各種装置においては、高密度の電気的消去可能でプログラム可能な不揮発性メモリ装置(EEPROM)の開発が要求されてきている。携帯用コンピュータやノートブック形パソコン等のサイズでバッテリ電源を使用するコンピュータシステムでは、補助メモリ装置として回転磁気ディスクをもつハードディスク装置を使用すると、それがかなりの部分を占めてしまうので、設計者としては、よりコンパクトな高密度、高性能のEEPROMを望んでいる。EEPROM's.【0003】高密度のEEPROMを得るためには、メモリセルの占める面積を減少させることが重要課題となる。hole)の個数を減少させられるNAND構造のセルをもったEEPROMが開発された。CELL”に開示されている。series個のメモリトランジスタと、から構成されている。NANDセルユニットはP形半導体基板に形成され、各メモリトランジスタは、そのソース及びドレイン領域の間のチャネル領域上にゲート酸化膜を介して形成されたフローティングゲートと、このフローティングゲート上に中間絶縁膜を介して形成された制御ゲートと、を有している。このNANDセルユニット内のメモリトランジスタのプログラム動作は、NANDセルユニット内の全てのメモリトランジスタを一度に消去してから行われるようになっている。once.【0005】全てのメモリトランジスタの同時消去動作(一般に“フラッシュ消去”と呼ばれる)は、ビット線に0Vを、第1選択トランジスタのゲートと全てのメモリトランジスタの制御ゲートに17Vを印加することで行われる。全てのメモリトランジスタはエンハンスメント形のトランジスタとなる。これを2進数“1”にプログラムされたトランジスタと仮定する。メモリトランジスタを選択して2進数“0”にプログラムするためには、ビット線、第1選択トランジスタのゲート、及び第1選択トランジスタとプログラムするメモリトランジスタとの間にあるメモリトランジスタの制御ゲートにそれぞれ22Vを印加し、プログラムするメモリトランジスタの制御ゲート、このメモリトランジスタとソース線との間にあるメモリトランジスタの制御ゲート、及び第2選択トランジスタのゲートにそれぞれ0Vを印加する。それにより、選択されたメモリトランジスタは、そのドレインとフローティングゲートとの間のFowler−Nordheim電流(F−N電流)、すなわちトンネル電流によって“0”にプログラムされる。current.【0006】しかし、このようなプログラミング方式においては、“0”をプログラムするメモリトランジスタのゲート酸化膜のトンネル部に対し、そのドレインが受ける高電圧によるストレスが加えられるため、プログラムの度に部分的ストレスを受けるゲート酸化膜が漏泄電流の原因になるという問題がある。EEPROMの信頼性が低下してしまう。EEPROM”に開示されている。次に、この技術について簡単に説明する。technique.【0007】NANDセルユニット内にある全てのメモリトランジスタ、すなわちメモリセルの消去動作は、全ての制御ゲートに0Vを印加し、P形ウェル領域とN形基板に20Vの高電圧を印加することによって行われる。それにより、全てのメモリトランジスタのフローティングゲートからP形ウェルに、電子が均一に放出される。その結果、各メモリトランジスタのしきい電圧は約−4Vの負電圧となり、2進論理“0”が記憶されたと仮定されるデプレッション形の状態となる。この状態からNANDセルユニット内のメモリトランジスタを選択してプログラムを行う。この場合、第1選択トランジスタのゲートと選択されたメモリトランジスタの制御ゲートに20Vの高電圧を印加し、第2選択トランジスタのゲートには0V、そして選択されないメモリトランジスタの各制御ゲートには7Vの中間電圧をそれぞれ印加するようになる。respectively.【0008】そして、前記選択されたメモリトランジスタを2進論理“1”にプログラム(又は書込み)する場合には、NANDセルユニットと接続されたビット線に0Vを印加する。これによって、選択されたメモリトランジスタのフローティングゲートに電子が注入され、エンハンスメント形の状態となる。前記選択されたメモリトランジスタを2進論理“0”にプログラムする場合には、対応するビット線にプログラム防止電圧である中間電圧7Vを印加する。これにより、選択されたメモリトランジスタのプログラム動作は防止される。このようなプログラム動作では、ゲート酸化膜を通じてフローティングゲートへ注入される電子は、P形ウェルから均一に注入されるので、前述のようなゲート酸化膜に対する部分的ストレスが発生しない。したがって、ゲート酸化膜の漏泄電流発生を防止することができる。film.【0009】しかしながら、以上のような均一型の消去方法では、メモリ容量が増加していくにつれて次のような問題が発生する。occurs.【0010】システム設計者が、既にプログラム又は書込みされたメモリセルの一部分あるいはブロックを再プログラムするため消去を行おうとするときの問題がある。この場合の通常の方法は、メモリセルアレイ内にある全てのメモリトランジスタを一斉に消去、すなわちフラッシュ消去し、その後に、全てのプログラム内容を再プログラムするものである。そのため、かなりの量の再使用可能なメモリ部分又はブロックが同時に消去されることになるので、再プログラムに長い時間を要するうえ、不便である。このような不利益は、メモリ容量の増加に伴って更に深刻化する。この問題を解決するためには、選択されたメモリブロック内でのみメモリトランジスタの消去を行えるようにすればよい。aboveOMの場合、選択されないブロック内のメモリトランジスタの消去を防止するため、それらの制御ゲートに対し、消去電圧と同じ電圧あるいは約18V以上の高電圧の印加が要求される。このような技術は、ブロック消去動作を遂行するデコーダ回路の設計が複雑になるという短所を有する。加えて、EEPROMが一層高集積化するとデコーダの占める面積が増加することになり、更にデコーダ設計が難しくなる。[0011]【発明が解決しようとする課題】したがって本発明では、第一の目的として、チップ面積をより小さくできるようなNAND構造のセルを有する不揮発性半導体メモリ装置を提供する。smaller.【0012】第二の目的として、電力消費を低減することができるNAND構造のセルを有する不揮発性半導体メモリ装置を提供する。consumption.【0013】第三の目的として、メモリセルアレイのうち、選択されたメモリブロックだけの消去を簡単な構成で行える不揮発性半導体メモリ装置を提供する。structure.【0014】第四の目的として、NAND構造のセルを有する不揮発性半導体メモリ装置において、チップ面積と電力消費を減少させられるようなブロック消去方法を提供する。consumption.【0015】第五の目的として、チップにおける周辺回路の占める面積を減少させられるような不揮発性半導体メモリ装置を提供する。メモリ装置について、主に次のような特徴部分を設けるものである。following.【0017】すなわち、消去モードで前記ウェル領域に消去電圧を提供するための供給手段を前記ウェル領域と接続する。消去モードにおいて、前記メモリブロックの中で選択されたメモリブロック内にある第1群のメモリトランジスタを一時に消去すると同時に、選択されないメモリブロック内にある第2群のメモリトランジスタの消去を防止するため、第1群のメモリトランジスタの制御ゲートと接続されたワード線に基準電圧を印加し、第2群のメモリトランジスタの制御ゲートと接続されたワード線をフローティングさせる制御手段を、メモリブロックに対し設けている。それにより、消去モードで、前記供給手段から消去電圧がウェル領域に印加されると、選択されなかったメモリブロック内のワード線はフローティングされているので、第2群のメモリトランジスタのフローティングゲートへの電荷の蓄積を防止する程度の所定電圧に充電されるようになっている。好適な実施例を添付の図面を参照して詳細に説明する。同じ構成要素にはできるだけ同一の符号又は参照番号を使用する。部品等の多くの特定の仕様が、本発明のより全体的な理解のため示されている。.しかし、これら特定の仕様でなくとも本発明の実施が可能であることは、この技術分野で通常の知識を有する者なら当然理解できるであろう。“プログラム”とは、選択されたメモリトランジスタにデータを書込むことを意味する。“NANDセルユニット充電”とは、NAND構造のメモリセルを構成する各メモリトランジスタのチャネルとソース及びドレインの接合キャパシタを、予め予定された電圧に充電することを意味する。加えて、下記の説明における“k”と“i”は、それぞれ第k番目の列ブロックと第i番目のメモリブロックに係る部分を示す符号として使用される。“j”は第j番目のワード線に係る符号である。NチャネルMOSトランジスタ(以下“Nチャネルトランジスタ”とする)、そして、約−0.9Vのしきい電圧を有するPチャネルMOSトランジスタ(以下“Pチャネルトランジスタ”とする)が使用される。used.【0021】図1に、この実施例のEEPROMの概略的ブロック図を示す。10,ブロック選択制御回路18(図1)の一部を構成する伝達トランジスタアレイ34−i(BT1〜BT10:図2)についての回路例をそれぞれ示している。残りの入出力端に関連する部分も、この第k番目の入出力端I/Okに係る構成要素と同様とされる。Ok.【0022】メモリセルアレイ10は、1,024本の行と2,048本の列とのマトリックス形態で配列されたNANDセルユニットNUで構成されており、行方向に分割された1,024個のメモリブロック(行ブロック)BK1〜BK1024に分けられている。2048個のNANDセルユニットをもっている。各NANDセルユニットは、第1選択トランジスタST1のソースと第2選択トランジスタST2のドレインとの間に、ドレイン−ソース通路が直列に接続されているメモリトランジスタM1〜M8を有している。the1〜WL8に、それぞれ対応接続されている。BLk-1~BLk−256との交差点にそれぞれ位置する。第1選択トランジスタST1のドレインは対応ビット線にそれぞれ接続され、第2選択トランジスタST2のソースは共通ソース線CSLに接続されている。2,048(=16,384)個のメモリセルをもつ。BLk−1〜BLk−256を有している。BK1~BK1024の一部分(256ビット)ずつを含む。bits).【0024】図2に示すメモリセルアレイ10は、半導体基板に形成されたP形ウェル領域に形成される。10セルユニットNUのうちの一つの平面図と断面図をそれぞれ示す。不純物濃度を有するP形シリコン半導体基板である。72の主表面78から約4μmの深さで形成されている。impurity,84、86、88、90、92が主表面78のチャネル領域94を介して離隔されるように形成されている。領域80は、コンタクトホール96を通じてアルミ等の金属材料で作られたビット線BLと接続される接触領域であり、また第1選択トランジスタST1のドレイン領域でもある。M1〜M8、選択トランジスタST2のうちの隣接する2個のトランジスタの共通のソース及びドレイン領域となる。領域92は、第2選択トランジスタST2のソース領域で、また埋込形の共通ソース線CSLともなる。112内に絶縁されるように埋込んだ導体層としてもよい。ST2のチャネル領域の上部には、約1500Åの厚さを有するタングステンシリサイドのような高融点の金属シリサイド物質のゲート層98、100が、約300Åのゲート絶縁膜102を介してそれぞれ形成されている。100Åの厚さを有するゲート絶縁膜106を介してそれぞれ形成されている。ONO絶縁膜)を介してそれぞれ形成されている。M1〜M8の制御ゲート層108は、これらの物質と同じ物質で形成された第1、第2選択線SL1、SL2及びワード線WL1〜WL8とそれぞれ対応させて連結されている。BPSGやPSG、あるいはシリコン酸化物のような絶縁物質の絶縁層112によって互いに絶縁されている。960と接続されたビット線BLは、絶縁層112上で列方向に配されている。P形ウェル領域76とN形ウェル領域74は、コンタクトホール(図示せず)を通じてウェル電極114に共に接続される。消去動作時には、このウェル電極114に正の消去電圧が印加され、消去動作以外の他の動作、すなわち、プログラム、プログラム検証、及び読出動作時には、基準電位、例えば0Vの接地電圧が印加される。半導体基板72は接地されている。メモリセルアレイ10は、N形半導体基板に形成されたP形ウェル領域に形成することも可能である。program,プログラム検証、及び読出モードに応じて、前記選択されたメモリブロック内のワード線WL1〜WL8にそれぞれ提供する。図2に、ブロック選択制御回路18の一部分を構成する伝達トランジスタアレイ34−iを示している。伝達トランジスタアレイ34−iは、ブロック選択制御線BSCi上の制御信号に応答して、第1、第2選択ゲート線SGLi−1、SGLi−2及び制御ゲート線CGL1〜CGL8を、対応する第1、第2選択線SL1、SL2及びワード線WL1〜WL8にそれぞれ連結するための伝達トランジスタBT1〜BT10で構成されている。WL1-WL8.【0029】このブロック選択制御回路18は、消去動作で、選択されないメモリブロックBKと関連する伝達トランジスタBTをOFFとすることによって、選択されないメモリブロックBK内のワード線WLをフローティングさせる。22piを、選択されたメモリブロックBK内にあるメモリトランジスタM1〜M8のソース及びドレイン接合とチャネルに充電させる。BK.【0030】図6には、図2に示す伝達トランジスタアレイ34−iをもつブロック選択制御回路18の回路例を示す。BSC2にそれぞれ接続される。したがって、各メモリブロックBK1〜BK1024に対応する図6に示すブロック選択制御回路18が、EEPROMのチップ基板に周辺回路として存在することになる。predecodedl、Ql、Rlと制御信号バーXdを入力としている。A11、バーA11〜A20、バーA20を、プリデコーダを通じてプリデコードすることで発生される信号である。124,この信号線122とが接続され、また、該NANDゲート124の他方の入力端は制御信号バーBLKを受けるようにされている。この制御信号バーBLKは、後述のように、各動作の前又は後にワード線WL1〜WL8を0Vの基準電位に設定するための信号である。D形トランジスタ126の電流通路、すなわちチャネルを通じてブロック選択制御線BSCiに送られる。このD形トランジスタ126のゲートは、プログラム動作で“L”状態を維持するプログラム制御信号バーPGMを受けるようになっており、また、ブロック選択制御線BSCiにはチャージポンプ回路128が接続されている。よるポンピング動作で、選択されたブロック選択制御線BSCiにプログラム電圧Vpgmを提供する。134とから構成される公知の回路が用いられている。a.【0033】NANDゲート136の一方の入力端は消去制御信号バーERAを受けるようにされ、他方の入力端は前記信号線122と連結される。136の出力線と接続点146との間には、Nチャネルトランジスタ140とPチャネルトランジスタ142とから構成された伝達ゲート148が設けられている。受けるようにされている。受けるようになっている。D形トランジスタ150のソース−ドレイン通路が接続され、そのゲートは制御信号バーWEを受けるようにされている。selectedLi−2にパス電圧Vpasを提供する。発生するための回路の構成例を示す。“H”状態、“L”状態となる。state.【0035】図7に、各ワード線WL1〜WL8と伝達トランジスタアレイ34−iを介して接続される制御ゲート駆動回路20の8個のうちの一つ、すなわちj番目の制御ゲート駆動回路の回路例を示す。20は、各種動作モードに従って選択されるメモリブロックBKのワード線WLを駆動するように、チップの周辺回路に共通に提供されることが望ましい。A10/バーA10を入力とする。行デコーダ154は、制御ゲート線CGLjの選択時に“L”状態を出力し、選択されないときには“H”状態を出力する。この行デコーダ154の出力はNORゲート173の一方の入力とされ、該NORゲート173の他方の入力端には制御信号バーPVFが入力される。-state)のNANDゲート158(詳細は図10)と検証電圧発生回路164とを制御する。164.【0037】制御信号バーPVFは、プログラム検証動作でのみ“L”レベルを維持し、プログラム検証動作以外では“H”レベルとなる。