した素子を形成する方法に関する。【従来の技術】半導体業界では、チップ上の半導体素子のサイズを低減することが望まれている。子を達成することができる。このことは所与のサイズのチップの機能を増加させる。トランジスタ)素子が、素子のチャネル長を低減することにより実現される。この一般化は次のような制限を有する。素子のチャネル長が0.1μm以下に低減すると、素子性能は向上しない。当業者には既知のように、性能の逸脱は、素子のソース拡散領域及びドレイン拡散領域の直列抵抗の増加による。子のチャネル長が低減されるとき、チャネル長の低減に比例して、単にソース拡散領域及びドレイン拡散領域を縮尺することはできない。減するためには、より深いソース拡散領域及びドレイン拡散領域が望ましい。ドレイン領域が望ましい。【0005】図1は、基板105上に形成されるゲートを有する素子100を示す。図1の素子100は、低い接合リークを有するコンタクトを形成するための、深い接合110、120を有し、短チャネル効果を低減するための、浅い拡散伸張部分115、125を有する。子100は分離領域150、拡散コンタクト140、142、酸化物領域132、134、136、酸化物スペーサまたは窒化物スペーサ166、168、及びゲートを含み、ゲートはゲート酸化物130、高濃度に添加されたポリシリコン・ゲート164、WSix(ケイ化タングステン)などのゲート導体162、及び窒化物キャップまたは酸化物キャップ160を含む。拡散伸張部分115、125の長さは比例して縮尺されない。これは拡散伸張部分115、125の直列抵抗を増加させる。拡散伸張部分115、125の長さが、チャネル180の長さに比較して重要な意味を持つようになり、拡散伸張部分115、125の直列抵抗の増加が素子100の性能劣化を生じ得る。【0007】図2は、基板205上に形成される素子200を示す。素子200は、隆起したソース拡散及びドレイン拡散210、220を使用することにより、ソース拡散領域及びドレイン拡散領域の高い直列抵抗に関連する問題を軽減し、浅いソース拡散及びドレイン拡散との接合により生じる接合リークを低減する。体262、及び窒化物キャップまたは酸化物キャップ260を含む。隆起したソース拡散及びドレイン拡散210、220が、選択的エピタキシャル・シリコン付着により形成される。般に、拡散−拡散間短絡及び拡散−ゲート間短絡などの欠陥生成を起こし易い。点を克服するために、新たな素子が提供される。素子を提供することである。関連する目的は、こうした半導体素子を形成する方法を提供することである。【0009】本発明の別の目的は、素子チャネル領域上のシリコン基板内に拡散を有する素子を提供することである。【0010】更に本発明の別の目的は、ハイブリッド・レジスト法またはフェーズ・エッジ・サブリソグラフィ法による形成に好適な素子を提供することである。部分の長さ及び厚さを制御する方法を提供することである。子、及びこうした素子を形成する方法を提供する。子は、内部にトレンチが形成される基板を含む。トレンチは側壁及び底部を有する。素子チャネルがトレンチの底部の下側に形成される。誘電層がトレンチの側壁及び底部上に形成される。内に拡散層が存在する。拡散層が隣接するトレンチの側部に沿って延び、トレンチの一部の下側において、素子チャネルのエッジまで延びる。拡散伸張部分の厚さは、拡散層の厚さよりも小さい。発明の典型例であり、本発明を制限するものではない。【発明の実施の形態】図面を参照すると、図の様々なフィーチャは縮尺通りではなく、様々なフィーチャの寸法は、理解を容易にするために、任意に拡大または縮小されて示される。図面全体を通じて、同一の参照番号は同様の要素を表す。素子チャネル380がトレンチ370の底部に隣接して、基板305内に形成される。拡散層310、320が基板305の上面に形成される。基板305内の拡散層310、320は、素子チャネル380よりも上に位置する。張部分315、325により、素子チャネル380のエッジに接続される。【0015】本発明の素子300は、第1の極性タイプの基板305を含む。基板305内のトレンチ370は、側壁374、376及び底部372を有する。電層330により被覆される。トレンチ370内の導体364は、誘電層330により基板305から分離される。好適な実施例では、トレンチ370の側壁374、376上の誘電層330が、トレンチ370の底部372上の誘電層よりも厚い。【0016】拡散層310、320はトレンチ370の両側に配置され、トレンチ370の深さよりも小さな厚さを有する。拡散層310、320よりも深く基板内に延びる。【0017】各拡散層310、320は拡散伸張部分315、325を有する。拡散伸張部分315は、拡散層310からトレンチ370の側壁376に沿って、トレンチ370の底部372の一部の下側まで延び、素子チャネル380に達する。拡散伸張部分325は、拡散層320からトレンチ370の反対側の側壁374に沿って、トレンチ370の底部372の一部の下側まで延び、素子チャネル380に達する。【0018】好適な実施例では、トレンチ370の底部372の下側に延びる拡散伸張部分315、325の厚さは、トレンチ370の側壁374、376に沿って延びる拡散伸張部分315、325の厚さよりも小さい。【0019】本発明は以下では、例えばシリコン基板内に形成されるNMOSFET素子に適用されるように述べられる。本発明の範囲は、特定のタイプの素子や、特定の構成材料に限られるものではない。本発明の教示は当業者により、PMOSFET素子などの他の素子にも適用され得る。【0020】NMOSFET素子では、基板305がpタイプのシリコンである。化シリコンから成る絶縁層である。トレンチ370内の導体364は、好適にはn+多結晶質シリコン(ポリシリコン)から成る。拡散コンタクト340、342を含む。【0021】NMOSFET素子では、拡散層310、320及び拡散伸張部分315、325が、n+添加シリコンから成る。散伸張部分は、NMOSFET素子のソース領域であり、トレンチ370の他の側の拡散層及び拡散伸張部分は、NMOSFET素子のドレイン領域である。離(STI)領域である。好適な実施例では、分離領域350がシリコン基板305内にトレンチ370よりも深く延びる。域350に自己整合される。領域1510を越えて、分離領域350内に延びる。子密度を低減することを意味する。子のゲート1620は分離領域350に自己整合される。ゲート1620は、境界1640により画定される活性領域1610内にのみ形成される。ゲート1620は境界1640を越えて、分離領域350内へは延びない。部分を有さないので、素子密度の増加が可能である。【0024】素子300は選択的エピタキシャル・シリコン付着を要求せず、従って、図2の素子200の場合のような、選択的エピタキシャル・プロセスに関連付けられる欠陥生成を起こしにくい。張部分の延長を、深い拡散を分離する唯一の方法として要求するものではない。従って、素子300は、図1の素子100で見られたような、長い拡散伸張部分の抵抗による性能劣化を有さない。寸法を有する拡散伸張部分315、325を含む。このことは、より小さな寸法の素子300の製造により、チップ上の素子密度の増加を達成することを可能にする。低下や素子のサブスレショルド・リーク電流などの、短チャネル効果を低減するための分離を提供する。トレンチ370は、ソース領域及びドレイン領域の素子のゲートへの自己整合性を可能にする。【0026】形成方法:本発明の素子は、一連の半導体プロセス・ステップにより形成される。2つの形成方法が以下で述べられる。側に素子チャネルを形成するステップとを含む。【0027】第1の方法は最初に活性素子を形成し、次に、活性素子の回りに分離領域を形成する。子を形成することにより、素子の活性領域を画定する。【0028】本発明の方法は、シリコン基板内に構成されるNMOSFET素子の形成に適用されるように後述される。本発明の方法の範囲は、特定のタイプの素子や、特定の形成材料に限られるものではない。本発明の教示は当業者により、PMOSFET素子などの他の素子にも適用され得る。【0029】A.第1の方法すなわち活性素子を最初に形成する方法:素子300を形成する第1の方法が、図4乃至図10に示される。図4に示されるように、第1の極性タイプ(NMOSFETの場合pタイプ)のシリコン基板305が、例えばイオン打ち込みにより添加(ドーピング)され、第2の極性タイプ(NMOSFETの場合n+)の拡散層410が形成される。酸化物層420が拡散層410上に形成される。次にシリコン基板305の表面が、例えばイオン打ち込みにより添加され、拡散層410が形成される。層430が例えば化学蒸着(CVD)により、酸化物層420上に形成される。次に、トレンチ370のためのパターンが、フォトレジスト440により画定される。トレンチ370のためのパターンは、フェーズ・エッジ・リソグラフィまたはハイブリッド・レジスト法などの、リソグラフィ技術またはサブリソグラフィ技術により画定される。Photoresist"で教示されている。【0030】図5に示されるように、トレンチ370がn+拡散層410を越えて、シリコン基板305内にエッチングされる。フォトレジスト440が除去される。layer)500が窒化物層430上及びトレンチ370内に付着される。拡散性層500はNMOSFETでは、砒素添加ガラス(ASG)などの添加ガラスである。拡散性層500は拡散層410と同一の極性タイプである。【0031】図6に示されるように、拡散性層500がトレンチ370の底部372からエッチングされ、トレンチ370の側壁374、376上に拡散性層500が残される。拡散性層500はトレンチ370の底部372から、例えば異方性または方向性エッチング・プロセスによりエッチングされる。好適な実施例では、図6に示されるように、トレンチ370の底部372が、側壁374、376上の拡散性層500よりも深く、シリコン基板305内にエッチングされる。この結果、トレンチ370の中央部分が、拡散性層500が被覆されたトレンチ370の側壁374、376よりも基板305内に深く形成される。【0032】図7に示されるように、側壁374、376が拡散性層500からの外方拡散により添加される。散性元素が、側壁374、376の近傍、及びトレンチ370の底部372の一部の近傍において、基板305内に拡散する。外方拡散は、拡散層310、320からトレンチ370の側壁374、376に沿って下方に延び、トレンチ370の底部372の一部の下側に達する、拡散伸張部分315、325を形成する。【0033】トレンチ370の底部372の下側において、拡散伸張部分315、325が延びる部分の長さは、アニーリングの期間及び温度により、及びトレンチ370の側壁374、376上の拡散性層500の厚さにより、可変である。トレンチ370の底部372の下側に隣接して存在する拡散層315、325の部分は、側壁374、376上の拡散性層500をより厚く形成することにより、より長くなる。【0034】素子300の有効接合深さは、トレンチ370の底部372を越えて延びる拡散伸張部分315、325の厚さである。有効接合深さは、アニーリングの期間及び温度と、トレンチ370の底部372が側壁374、376上の拡散性層500の底部を越えてエッチングされる度合い(図6参照)により、可変である。【0035】アニーリング温度の増加、及びアニーリング期間の増加により、より厚い拡散伸張部分315、325が形成され、有効接合深さが増加する。【0036】有効接合深さの可変性は、オン/オフ特性などの、素子パラメータの調整を可能にする。効接合深さが低減すると、素子のチャネル長が低減される。【0037】好適な実施例では、無添加ガラス(図示せず)の層が、拡散性層500上に付着される。散の間に大気中に逃げることを阻止する。tailor)打ち込みがトレンチ370の底部において行われる。物330が成長される。【0038】素子の寄生容量を低減するために、トレンチ370の側壁374、376上に、トレンチ370の底部372上よりも厚い酸化物層330を成長することが好ましい。接する高濃度に添加された拡散層410上に酸化物330を成長することにより、側壁374、376上により厚く成長され得る。酸化物330は、トレンチの底部372における基板305上よりも、高濃度に添加された拡散層410上で、より速く成長するからである。酸化物330はまた、拡散性層500を除去することなく、酸化物330を成長することにより、側壁374、376上により厚く形成され得る。【0039】導体364が次に付着され、窒化物層430の表面まで平坦化される。好適な実施例では、導体364はn+ポリシリコンである。【0040】図8に示されるように、分離領域350がシリコン基板305内にエッチングされる。分離領域350は浅いトレンチ分離(STI)領域であり、フォトレジストをマスクとして用いてエッチングされる。分離トレンチのエッチングに際して、分離トレンチ内の露出されたシリコンが酸化され、分離トレンチがSiO2により充填され、窒化物430の表面まで平坦化される。領域間境界1630(図16参照)における、寄生ソース−ドレイン間リーク路を低減する。【0041】好適な実施例では、図16に示されるように、素子のゲート1620が分離領域350に自己整合される。分離領域350をエッチングするとき、ゲート・トレンチ370を切断することにより形成される。【0042】図9に示されるように、配線導体材料362及び窒化物層360が付着される。配線導体362及び窒化物層360、430が、フォトレジスト338により画定されるスタックにエッチングされ、ゲート配線を形成する。好適な実施例では、配線導体362はWSixまたはWである。【0043】図10に示されるように、スペーサ390、392(好適には窒化物)が形成され、誘電材料332、334、336が付着され、拡散コンタクト340、342が形成される。【0044】B.第2の方法すなわち分離領域を最初に形成する方法:素子300を形成する第2の方法が、図11乃至図14及び図17を参照して述べられる。子トレンチ370領域を画定する前に、SiO2が充填されたSTI領域により形成される。【0045】最初に、添加層1100及び酸化物層1110が形成される。加層1100が形成される。窒化物層1120が酸化物層1110上に付着される。分離領域350が形成される。域350内に画定される。次にトレンチ370のためのパターンが、フォトレジスト1130により画定される。好適な実施例では、トレンチ370のパターンは、ハイブリッド・レジスト法またはフェーズ・エッジ・リソグラフィを用いて画定される。【0046】図12に示されるように、次にトレンチ370が添加層1100を越えて基板305内にエッチングされる。寄生ソース−ドレイン間リーク路を低減する。適な実施例では、図16に示されるように、ゲート1620が分離領域350に自己整合され、このことがチップ上の素子300の密度の増加を可能にする。【0047】自己整合型ゲート1620は、図17に示されるように、フォトレジスト内にスペース1700のループを形成することにより形成される。スペース1700のループは活性領域1710と交差し、そこにゲート1620がエッチングされる。好適な実施例では、スペース1700のループはハイブリッド・レジスト法により形成される。性領域1610がエッチングされるが、分離領域350はエッチングされない。その結果、フォトレジスト内のスペース1700のループをトリミングする追加のステップを要求することなく、分離領域350と自己整合されるゲート1620が形成される。【0048】図12に戻り、トレンチ370がエッチングされた後、ASGなどの拡散性層1200が次に付着される。図13に示されるように、拡散性層1200はトレンチ370の底部372からエッチングされ、トレンチ370の側壁374、376上の拡散性層1200が残される。好適な実施例では、図13に示されるように、トレンチ370の底部372が拡散性層1200よりも更に深く、シリコン基板305内にエッチングされる。この結果、トレンチ370の中央部分が、拡散性層1200により被覆されたトレンチ370の側壁374、376よりも深く、基板305内に形成される。【0049】図14に示されるように、トレンチ370の側壁374、376が、添加ガラス拡散性層1200から外方拡散により添加される。次に拡散性層1200が除去され、犠牲酸化物が成長され、ゲート調整打ち込みがトレンチ370の底部において行われる。物が除去された後、誘電層330が成長される。次に、トレンチ370内に導体364、好適には添加ポリシリコンが付着され、窒化物表面まで平坦化される。図10に関連して前述された第1の方法の場合と類似であり、ここでは説明を省略する。【0051】本発明の典型的な実施例が図18乃至図21に示され、それらのいずれも、本発明に従う第1及び第2の形成方法のいずれかにより形成され得る。図3を参照すると、典型的な実施例は、素子300のトレンチ370の底部372の形成における第1の変化と、素子300の側壁374、376上の誘電層330の厚さの第2の変化を示す。【0052】第1の変化は、図6及び図13に関連して前述された。層500、1200が付着された後、拡散性層500、1200がトレンチ370の底部372からエッチングされる。次にトレンチ370の底部372が、基板305内に更にエッチングされる。覆されたトレンチ370の側壁374、376の底部よりも、下に位置することになる。