7の発生後、制御信号Dが出力される。3は互いに同時には活性化されない。another.本実施例の構成では、各ゲート信号をそれぞれ対応するトランジスタに適宜印加することにより以下の3つの形態のデータ出力が行われる。(3)で表す)を出力することができる。2回連続して出力することができる。3(1)が順次出力される。7で表す)をデータ圧縮を行わないで1ビットずつ出力することができる。output.第4図には第2図回路のテストモード時における動作タイミングの一例が示される。図示の例では上述したおよびの出力形態が併用されている。(1)のそれぞれのパスまたはフェイルを判定することにより、冗長すべきセルのアドレスを特定することができる。redundant.また、第5図にはテストモード時における動作タイミングの他の例が示される。図示の例では上述したおよびの出力形態が併用されている。(3)がフェイルであったものとして、各信号の動作タイミングが示されている。Nビット圧縮データを構成する1ビットデータのパスまたはフェイルを判定することにより、フェイル・セルのアドレスを特定することができる。これによって、テストモードを使用しない場合に比べて試験時間を短縮することが可能となる。(3)は必ずしも出力させる必要はない。Mビット圧縮データのパスまたはフェイルを判定することにより、冗長セルのアドレスを検出することができる。Nビットのデータを1ビットずつ出力し、各データのパスまたはフェイルを判定することにより、テストモード時においてもフェイル・セルのアドレスを検出でき、ノーマルモード・リード時に比べて短時間で不良解析を行うことが可能となる。CS......制御信号。具備することを特徴とする半導体メモリ装置。