30的情况下,采用了如图3A所示的结构。30的数字信号是W4Fs,1比特]形式的,因此延迟器件Dl至D7和系数乘法器h0至h7被配置为接受1比特信号的输入。60构造而成,如图所示。60中设置了地址0至255。page地址0至255相关联。h0至h7和加法器P执行的处理。(IIR)数字滤波器形成。W4Fs,16比特]形式。Σ调制器43被配置为将W4Fs,16比特]形式的信号转换为1比特信号。Σ调制器43的输出呈W4Fs,1比特]形式。[采样频率,量化比特率]形式的原因。W4Fs,16比特]形式。)的采样频率,假定是64Fs。Fs,其中η例如是大于0的自然数。