Nビット圧縮データのパスまたはフェイルを判定し、該判定結果がフェイルの場合に前記データ出力手段を機能させ、出力された1ビット単位のデータのパスまたはフェイルをテストモード機能により判定するように構成する。Nビット圧縮データの入出力を行う半導体メモリ装置に関する。art]近年、半導体メモリ装置の大容量化に伴い、冗長用セルにおいてもビット容量が増大してきており、そのため、冗長用セルの効率的な使用方法が望まれている。Nビット圧縮データ出力を行うテストモード機能が半導体メモリ装置に付加されるようになってきた。device.第6図には従来形におけるテストモード時の動作タイミングが示される。shown.まずテストモード・エントリーサイクルでは、入力端子スーパー・ボルテージ・エントリーやWCBRエントリー、あるいは第3図に示されるようなWCBRアドレス・ロジック・エントリー等の方法により、テストモードに入る。Nビットのデータを圧縮して一度に読み出す。データ圧縮方法としては下記の方式がある。Nビットデータのすべてのビットが一致した時に「1」が出力され、1ビットでもフェイル(Fail)した時は「0」が出力される。Nビットデータのすべてのビットが「1」の時は「1」が出力され、1ビットでもフェイルした場合には出力は高インピーダンス(Z)状態すなわちフローティング状態となる。Nビット圧縮データとして一度に読み出される。これによって、より一層高速のデータ読み出しおよび書き込みを行い、試験時間の短縮化を図っている。Mビットのうちどのセルを冗長すればよいか分からないという欠点がある。N回行う必要があるため、それに応じて試験時間も多大にかかるという不都合が生じる。Nビットのうちどのビットがフェイルしたか分からず、テストモードのみのチェックでは不良解析に不都合をきたし、好ましくない。cell,フェイル・セルのアドレスを検出し、ひいては試験時間を短縮することができる半導体メモリ装置を提供することを目的としている。Mビット圧縮データのパスまたはフェイルをテストモード機能を用いて判定するようにしたことを特徴とする。Nビット圧縮データのパスまたはフェイルを判定し、該判定結果がフェイルの場合に前記データ出力手段を機能させ、出力された1ビット単位のデータのパスまたはフェイルをテストモード機能により判定するようにしたことを特徴とする半導体メモリ装置が提供される。the.また、本発明の好適な実施態様によれば、テストモード時にセルアレイから読み出された複数ビットのデータの一致/不一致を検出する手段と、前記複数ビットのデータの不一致が検出された場合には、制御信号に基づいて該複数ビットのデータを1ビット単位で出力し、前記複数ビットのデータの一致が検出された場合には、次の複数ビットのデータを読み出す手段と、を具備することを特徴とする半導体メモリ装置が提供される。(specific)することが可能となる。ofCSに応答して順次出力し、各データのパスまたはフェイルを判定することにより、フェイル・セルのアドレスを検出(特定)することが可能となる。これによって、テストモードを使用しない場合に比べて試験時間を短縮することができる。mode.なお、本発明の他の構成上の特徴および作用の詳細については、添付図面を参照しつつ以下に記述される実施例を用いて説明する。第2図には本発明の一実施例としての半導体メモリ装置における主要部、すなわちデータ入出力部の回路構成が示される。7は外部から入力された書き込みデータを増幅する書き込み増幅器(ライトアンプ)を示す。1の一方(他方)の入力端に接続されている。3の一方(他方)の入力端に接続されている。5の一方(他方)の入力端に接続されている。7の一方(他方)の入力端に接続されている。7の各ソース(ドレイン)に接続されている。7の出力端はナンドゲート31の入力端に接続されている。23,33の各ソース(ドレイン)に接続されている。INに接続されている。Rutotomoni,インバータ36を介してnチャネルトランジスタ37のゲートに接続されている。OUTに接続されている。OUTに接続され、ソース(ドレイン)は低電位の電源ラインVssに接続されている。applied.第3図に各ゲート信号を発生する回路の一構成例が示される。