125及键合层104的支撑衬底100和形成有氧化硅膜121的半导体衬底101的键合的工序。通过将在支撑衬底100上的键合层104和半导体衬底101的氧化硅膜121的表面密着,来形成键合。之后,如图5C所示那样,从支撑衬底100分离半导体衬底101。如此可以获得图2B所示的SOI衬底。100,来获得与支撑衬底100坚固地接合的SOI层102。6A至6E和图7A和7B进行说明。在图6A中在支撑衬底100上中间夹着键合层104设置有SOI层102。105、氧化硅层106。SOI层102时的硬质掩模。氮化硅层105用作蚀刻停止层。SOI层102的膜厚度设为5nm至500nm,优选为IOnm至200nm。通过控制在图3A至3C中说明的脆化层103的深度,可以适当地设定SOI层102的厚度。为了控制阈值电压,对SOI层102添加硼、铝、镓等P型杂质。图6B示出以氧化硅层106为掩模蚀刻SOI层102、键合层104的工序。