[0002]【従来の技術】ULSI等に代表されるように、半導体素子のスケールは年々微細化される傾向にある。particular,電界効果型の半導体素子は、領域の長さ、即ち、ゲート長が0.1μm以下に縮小される傾向にある。sourceドレイン間のパンチスルーによってソース−ドレイン間のショートによる、短チャネル効果が生じて素子のスイッチング特性の劣化やスタンバイ電流の増加などが引き起こされる。おいて、ソース・ドレイン領域のpn接合を浅くすることが有効であることが知られている。従来、このpn接合はイオン注入技術によって形成されていたが、数10nm程度の浅いpn接合形成には装置的にも均一性の点からも限度があった。製造工程において、ソース・ドレインを形成する工程を示す図である。図中、1はソース領域、11はシリコンエピタキシャル成長によってせり上げられたソース領域、2はドレイン領域、21はシリコンエピタキシャル成長によってせり上げられたドレイン領域、3はゲートでM局、4は半導体基板、5は酸化膜サイドウォール、6はフイールド酸化膜である。film.【0006】ソース領域1、ドレイン領域21を形成するためのイオン注入を行うと、シリコンエピタキシャル層の厚さ分、ソース・ドレイン深さが、チャネル領域からみて浅くなるので、短チャネル特性が向上する。.【0007】しかし、この構造を実現するために用いているシリコン選択エピタキシャル成長プロセスには、ソース及びドレイン端でのファセット構造が発生するという問題点があり、さらに、サイドウォール5上とソース領域1上およびドレイン領域21上とでの選択成長性の確保が困難である、という問題点があった。ソース領域1、ドレイン領域21それぞれの端部でファセット7が生じている場合の様子を示す図である。FIG.【0009】シリコンのエピタキシャル成長においては、その成長条件は、シリコン領域上でのみ行われ、酸化膜上ではシリコンは成長・堆積しない選択性のある条件、となるように設定される。このような成長条件に設定しなくては、導電性のシリコン薄膜によって、ゲート・ソース間もしくはゲート・ドレイン間が電気的に短絡してしまう。4に示すようなファセット7が生じる傾向にあった。determining,シリコンエピタキシャル膜を用いた効果が無くなり、短チャネル特性が改善されないという弊害がある。製造方法においては、ファセットが生じることにより短チャネル特性が改善されないという問題点がある。このファセットを生じさせないように、シリコンの選択エピタキシャル成長の選択性の成長条件を緩めると、前述したように、酸化膜サイドウォール上にシリコン膜が成長しやすくなり、大規模な回路中ではゲート−ソース間もしくはゲート−ドレイン間のショートによる歩留まりの低下が引き起こされるという問題点がある。thisれにより短チャネル特性が改善された半導体装置を実現しようとするものである。comprises,前記サイドウォールは、基板側及びゲート電極に接する部分に形成された窒化シリコン膜と、主側面部に形成された酸化物系絶縁膜から構成され、かつ、前記シリコンエピタキシャル層からなるソース・ドレイン領域のエピタキシャル膜厚は、前記窒化シリコン膜の高さを越えない、ことを特徴とする。siliconン膜の高さを越えないように選択成長させる第4の工程、とを有することを特徴とする。サイドウォール下部に、窒化シリコン膜を用いることで解決される。これは、エピタキシャルシリコン層は、シリコン酸化膜上には特に形成されにくいが、窒化シリコン膜に対しては選択成長性があまりなく、従って、ソース−ドレイン端でのファセットは形成されにくいことによる。サイドウォール全体に窒化シリコン膜を用いると、シリコンの選択エピタキシャル成長時にソース−ドレイン領域であるシリコン上と窒化シリコン膜上とで選択性がないことに起因するゲート−ソース間及びゲート−ドレイン間ショートによって半導体素子の歩留まりを低下させるので、サイドウォールのソース−ドレイン端部にのみ窒化シリコンを用い、そのほかの部分は従来のシリコン酸化膜である二重構造とすることで、ソースードレイン端でのファセットを抑制しつつ、ゲート−ソース間及びゲート−ドレイン間ショートのない半導体素子構造が得られる訳である。[0015]【発明の実施の形態】次に、本発明の実施例について図面を参照して説明する。(a)〜(c)及び図2(d),(e)に示す工程断面図によって、具体的に説明する。ゲート形成後の断面図である。figure,104は半導体基板であり、108はウェル領域である。ここで、ウェル領域108の導電型はn型半導体素子に対してはp型を、p型半導体素子に対してはn型になるよう、イオン注入法もしくは熱拡散法によって形成する。103は、例えば、厚さ200nm程度の不純物をドーズしていないポリシリコンである。109は熱酸化法によって形成した膜厚5〜6nmのゲート酸化膜である。ここまでの構造は、従来より知られている手法によって形成できる。VaporDeposition)法もしくは減圧CVD法などによって、ゲート電極を覆うように、窒化シリコン膜151を厚さ30〜50nm堆積させる。この窒化シリコン膜151の膜厚は、後でソース・ドレイン領域及びゲート電極上のみに選択的にエピタキシャル成長させるシリコンの厚さと同程度であればよい。熱CVD等の方法によって、シリコン酸化膜152を前述した窒化シリコン膜を更に覆うように、厚さ50nm程度堆積させる。1(c)に示すように、ゲート電極の側面にのみ、これらの2層膜を残すようにエッチングする。etching工程によってソース−ドレイン端ではサイドウォールの成分は窒化シリコン膜であり、シリコンの選択エピタキシャル成長膜以上の高さではシリコン酸化膜という多層構造となる。silicon.【0020】次いで、この構造に対して、図2(d)に示すようにシリコンの選択エピタキシャル成長処理を施す。シリコンの選択エピタキシャル成長は、例えば、超高真空中でのガスソースCVD法によって行う。先に述べたように、このシリコンエピタキシャル層の膜厚は窒化シリコン膜の厚さと同程度にした方が望ましい。121)上にそれぞれ成長するが、フィールド酸化膜上やサイドウォール上には成長しない。ここで、エピタキシャルシリコン層は、シリコン酸化膜上には特に形成されにくいが、窒化シリコン膜に対しては選択成長性があまりなく、従って、ソースードレイン端でのファセットは形成されにくいので図示するような形状になる。10秒程度の窒素雰囲気中でのランプアニール法などによって、先に注入した不純物を活性化することで形成する。earlier.【0022】その後、層間膜をつける工程、コンタクト孔を開ける工程、配線を形成する工程、等は従来技術と同じである。[0023]【発明の効果】本発明は以上説明したように構成されているので以下に記載するような効果を奏する。above.【0024】本発明の方法は、従来の酸化膜のみの単一構造のサイドウォールに比べて、ファセットを生じやすいソース・ドレイン近傍は窒化シリコンとし、サイドウォールの主面は酸化膜とすることで、ゲート−ソース間及びゲート−ドレイン間ショートの発生を抑制するものである。DRAWINGS【図1】(a)〜(c)のそれぞれは本発明による製造方法を段階的に示す工程断面図である。invention.【図2】(d),(e)のそれぞれは本発明による製造方法を段階的に示す工程断面図である。製造工程において、ソース・ドレインを形成する従来例の断面図である。drain.【図4】ファセットが生じた場合のソース・ドレイン形成後の従来例の断面図である。前記サイドウォールは、基板側及びゲート電極に接する部分に形成された窒化シリコン膜と、主側面部に形成された酸化物系絶縁膜から構成され、かつ、前記シリコンエピタキシャル層からなるソース・ドレイン領域のエピタキシャル膜厚は、前記窒化シリコン膜の高さを越えない、ことを特徴とする半導体装置。有することを特徴とする半導体装置の製造方法。