WebPACKが提供されています。デバイスの種類、ゲート規模等に制限があります。起動させて、左上のプロジェクトウィンドウのStartタグを選択して下記のウィンドウを表示させます。Projectのダイアログがあれわれるので、プロジェクト名、プロジェクトファイルのロケーション等を設定します。プロジェクトの内容確認の画面があらわれます。確認したらFinishボタンをクリックします。ショートカットメニューを表示させます。ソースファイルの名前(通常プロジェクトの名前)を記載してNextをクリックします。モジュールの入出力ポートの名称、数量について定義します。Nextボタンをクリックすると確認画面があらわれますのでよければFinishボタンをクリックします。(VHDL)ソースファイルのひな形がエディタウィンドウ(仮称)に現れます。・ひな形をもとに(VHDL)ソースファイルを作成します。Syntaxでチェックします。Sy;ntaxの先頭に緑のチェックが、NGであれば赤のXがあれわれます。*.ucfファイルを追加します。(FPGAの場合)]などが使用できます。・*.ucfファイルが追加されました。使用するポートとピン番号との相関をコーディングします。論理合成をおこないます。正常に終了すると緑のチェックつきます。ショートカットメニュウを表示させます。クリックして、書込みファイル*.JEDECを作成します。successfullyが表示されます。デバイスへの書込み・ターゲットボードとプログラマ(書込み器)を接続します。ダブルクリックして、中央画面の中で右クリックします。Chainをクリックします。successfullyがあらわれます。bit)を選択します。Okをクリックします。・デバイスへの書込みが開始されます。デバイスへの書き込みが成功しました。