トランスレートプロジェクトVHDLのソースファイルをVerilogのソースファイルに変換します。変換作業は、一般的には次のステップを踏みます。一般に信じられているほど簡単ではありません。「VHD->Verilogトランスレータ」[新規プロジェクトの作成」でプロジェクトファイルを作ります。VHDLソースファイルを指定します。Translateを実行します。VHDL上の文法エラーはここでチェックされます。変換不能でなければ、”translated.v"が生成されプロジェクトに自動追加されます。ProjectでDiskに落としておきます。プロジェクトとしてコンパイルします。ここで、Verilog上の構文エラー等がチェックされるので、エラーが発生した場合は、手修正します。必要に応じVHDLソースファイルを修正し、Aからやり直します。Verilogシミュレーションで動作を確認します。Veritakは、なるべくVerilogStandardを使って変換を試みます。それでも表現不能の場合には、独自拡張構文を使います。これにより、従来は変換不能だったBehaviorコードも変換してしまう場合があります。そのため、Veritakで通っても、他シミュレータ、または、論理合成を行う場合は、エラーが発生する事があります。論理合成用の記述としては不適切な場合もありえます。Verilogの変換に順次切り替えて行きます。その場合は、エラーメッセージに従って手修正を行ってください。オープンコアのベンチマークの項に、各種CPUコンパチブルコアの変換例を上げておきますので、そちらをご参照ください。