これが1の時は、aff_wdf_dataとapp_wdf_mask_dataが有効。残り12以下の時に1になる。残り12以下の時に1になる。rd_data_fifo_outのデータが有効であることを示す。メモリからReadしたデータ。SDRAMコントローラの初期化とキャリブレーションが終了した。Bankアドレスが違っていたら自動的にプリチャージして、Activateコマンドを発行してくれるようだ。FIFOは512深度あるようだ。次のクロックでは、app_af_wrenは0に戻して、データのみを書き込む。これで4バーストモードの1つのWriteができるようになる。コマンドはWrirte(000)。実際にシミュレーションでデータをWirteしている部分を下に示す。31クロックかかっている。SDRAMにWriteし終わる間のクロックは約71クロック。最初の4バーストWrite4個分のバーストできたが、後の4バーストWrite4個分のバーストと2つに分けられている。これは、Rowアドレスが異なるからである。FIFOに必要な分だけ書きこむ。SDRAMからReadしたデータは、rd_data_fifo_outにrd_data_validが1の時に出力される。実際にシミュレーションでReadしている例を下に示す。これは、Writeの実行を待っているために遅くなってしまった。FIFOの深度が大きいと最大のレイテンシが大きくなるので注意が必要だと思う。ユーザー回路からReadコマンドが発行されてから、最後のReadデータが到着するまでのクロック数は85クロックだった。FIFOに入れすぎると、後で入れたコマンド処理のレイテンシが増大してしまうかもしれないので、もし、それが懸念される用途に使用する場合は注意が必要だと思う。コメント:0FPGAの部屋が199万アクセス達成FPGAの部屋もいつの間にか199万アクセス達成しました。自分で何気なく見たら、199万アクセスピッタリだったので、貼っておきます。皆さん、見ていただいてありがとうございます。今後とも宜しくお願いいたします。コメント:2プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。