Repositoriesを選択し、リポジトリを更新した。*これで、IPコア名を変えて、Pcoreとして生成する目処が付いた。.paoファイルを修正する。システムに接続しようと思う。AXI4バスのスレーブ・デバイス用のラッパーを作ろうと思っている。今回は仕様の検討を行う。・キャラクタ・ディスプレイ・コントローラの使用できるポートは1つだけだ。それぞれ独立にアクセスされる可能性があるが、1度に実行できるのはどちらかの転送となる。よって、アービタを作ってラウンドロビンでアービトレーションを行う。ARREADYを0にしておいて要求を受け付けない。・AXI4バスのビット幅は32ビット幅とする。その内の下16ビットだけをキャラクタ・ディスプレイ・コントローラのデータとして使用する。Read時には0を返す。Writeは書き捨てとする。・基本的に32ビット幅のアクセスを考えている。そのままキャラクタ・ディスプレイ・コントローラのバスへのWriteとする。Waitしても、1クロックごとにリアルタイムに書き込みができるからだ。分散RAMによるFWFTのFIFOを間に挟む。BlockRAMからのReadは1クロック遅延するため、AXI4バス・マスタ・デバイスからのRREAYがディアサートされて、ReadがWaitされた時にキャラクタ・ディスプレイ・コントローラ側もアドレスを戻すために1クロックWaitする必要があるからだ。・上記の機能を、AXIバスのクロックに同期して、キャラクタ・ディスプレイ・コントローラが行えるようにプロセッサ側の動作クロックと描画側の動作クロックを分離する。Masterサンプルを試す6(シミュレーション3)”を参照のこと。(2012/02/25:追加)下に概念図を追加する。協調動作して、一方がアクティブの場合は、片方は動作しない。同時にアクティブになろうとした場合にはWriteの方が優先される。アクティブの場合のみ直結される。その以外はWREADYはディアサートされる。ReadはFIFOが間に入る。このFIFOは分散RAMを使用した16深度、32ビット幅のFIFOだ。これにより、Waitが入るとバーストすることができない(というか1つお休みする必要がある)BlockRAMのReadをバースト可能にする。コメント:0プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。