FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。Burstのバースト転送)”の続き。ControllerのVerilogコードを修正することにした。KitでCMOSカメラ・ディスプレイ回路のブロック図を示す。KitでCMOSカメラ・ディスプレイ回路1(ブロック図))上図でARBITERから下は、XPSの回路に任せることになる。Controllerはそれぞれ独立のモジュールとして、それぞれ別のPLBバスにぶら下がることになる。レイテンシやスループットも分からない。よって、FIFOの容量は、同じBRAMの個数で構成できる最大の容量にしておくことにした。cam_cont_afifoから修正する。ブロック図を下に示す。上図の非同期FIFOがcam_cont_afifoだ。cam_cont_afifoの出力にラッパー回路を通して、IPICに接続する。現在のFIFO容量は、入力が16ビット幅64深度で、出力が32ビット32深度だ。これで使用しているBRAMは1となる。これでも十分な気はするが、最大にすると入力が16ビット幅1024深度、出力が32ビット幅512深度になる。これでは、相当大きいので、今までの4倍の量にすることにした。入力が16ビット幅256深度、出力が32ビット幅128深度とした。Countを使用しているので、そこのビット幅を5ビットから7ビットに変更した。後は変更する部分は無いので、下の構成でGenerateした。cam_data_afifoの容量を修正する。ブロック図を下に示す。上図の非同期FIFOがcam_data_afifoだ。こちらは、入力が32ビット幅で128深度、出力が16ビット幅で256深度だったので、4倍の、入力が32ビット幅で512深度、出力が16ビット幅で1024深度とした。Countを使用しているので、7ビット幅から9ビット幅に変更した。下の構成でGenerateした。これでFIFOの容量の変更は終了した。Controllerは、カメラやディスプレイ用のクロックを上位モジュールから、もらっていた。それぞれ別にDCMを付けて、25MHzを生成する必要があるので、そのように修正する。URLhttps://marsee101.blog.fc2.com/tb.php/1890-ab2c973dこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。