Next->ボタンをクリックする。5.Summaryが表示される。Finishボタンをクリックする。Trasformのダイアログが開く。Pointのままとする。Orderに変更する。ラジオボタンをチェックする。これでGenerateボタンをクリックする。9.FFTのIPが生成される。30分くらいかかるのでほっといた。Verilogコードを下に示す。xk_im);endmodule11.一度インプリメントしてみたが、MAPにすごく時間がかかるので、諦めた。(今回はシミュレーションがメインなので。)12.MAPのレポートを下に示す。LUTsは11%だが、RAMB16BWERsを53%、DSP48A1sを41%使用している。0%まだシミュレーションしていませんが、今回は終了です。URLhttps://marsee101.blog.fc2.com/tb.php/1851-489bf6dbこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。