FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。AlteraのFPGAでのクロック出力とデータ出力1XilinxでFPGAからSDRAMなどの外部デバイスにクロックを供給する場合は、グローバルクロックからIOブロック(IOB)のDDRレジスタを叩いてクロックを生成した。SDR)を使用するとFPGAから供給するクロックと大体(スキューがあるときがあるから)同期できた。(EP3C16F484C6)で、テストプロジェクトを作って調べてみることにした。ALTPLLを作成して、50MHz入力、133.333MHz外部出力用のc0と内部で使用するためのc1を作成した。これを使って、上のモジュール(CLK_DATA_test.v)を書いた。CLK_DATA_test.vを下に示す。10.0SP1でコンパイルしてみた。制約ファイルは全く書いていない状態だ。Plannerを起動して、内部を覗いてみた。左下をほんの少し使ってある。4つの隅にPLLが実装されているようだ。使っている部分を拡大する。ピンクの四角や黒い四角で囲んだ部分が使用されている部分だ。黒い四角で囲んだ部分がPLLなので、これをダブルクリックすると内部構造が見える。Editorが開いてPLLのプロパティを見ることができた。CLK0とCLK1がイネーブルされて、133.33MHzが出力されるように設定されている。見たかったのが、最後のFFのd2が何処に割り当てられているかだ。Element)か?LEの割り当てられていた。PLLのC0の出力先IOピン(clk_out)を見てみる。PLLからIOパッドまで行く配線は立ち上がりの遅延が1.764ns、立ち下がりの遅延が1.783nsだった。次に、PLLでc0とc1の配線を反対にしてコンパイルしてみた。立ち上げて、PLLからIOパッドまで行く配線を見てみたが、配線遅延は変化がなかった。URLhttps://marsee101.blog.fc2.com/tb.php/1623-623e4adaこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。