FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMコントローラーのModelSimシミュレーション2いやーVerilogのシミュレーションてなかなか大変なんですね。Simulation...でのようなエラーが出てしまった。こんなのまったく知らないし、こういうモジュールも作ったことない?おかしいのでXilinxのアンサー・サーチで調べてみるとありました。トライステート信号を接続します。モジュールをデザインと共にコンパイルし、読み込む必要があります。自分のデザインと一緒にコンパイルして読み込まなくてはいけないらしい。次に論理シミュレーションのやり方のアンサー・サーチを見つけた。Verilog)それによるとsimulationのコマンド列の最後にwork.glblをつけなくてはいけないらしい。それはそうかglbl.vをコンパイルしただけで、どっかでインスタンシエーションしてないから。それでsimulationコマンドはこうなった。work.glblまだ他のエラーが出ているのでバグ取り続行中。出てくるので楽しみながらやっています。技術論文のバグ取りも並行してやっているので歩みがのろい。楽しませてくれるぞ、Verilog。2006.01.14追記:PicoBlaze本体(kcpsm3.v)をプロジェクトに追加するのを忘れていた。プロジェクトに入れたらやはりプリミティブが見つからないと言われた。追加することが面倒だし、自動生成するVerilogファイルは直すのが面倒なためvsimのコマンドラインでライブラリを読むように追加するのが良いようだ。work.glblVerilogのバグ取りをしていると、インスタンシエーションしたサブモジュールから出力する信号をregで宣言してしまった。wireで宣言しなくてはいけないようだ。これはシミュレーション開始する時しかわからないのでエラーをクリックしてもエラーの番号に飛べない。VHDLならばコンポーネント宣言しているので宣言と違っていればすぐわかる。variableもあるけど)しかないのでこういう間違いはない。コメント:0プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。