Japanese)現在の電子演算回路は、処理速度を向上させるために、チップサイズや素子サイズを極限まで小さくする工夫がなされている。これは、回路内の抵抗(R)とキャパシタンス(C)などが信号の伝搬を大きく律速しているため、演算速度を上げるにはチップサイズや素子サイズを小さくするしかないためである。このため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア・メニーコア化などの工夫がなされている。それらをつなぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。光通信などで用いられる光配線や光パスゲートは、その配線経路内のCやRに無依存で光信号を伝播させることができる。ナノフォトニクスの進展により、光パスゲートの消費エネルギーは飛躍的に改善され、そのエネルギーコスト[J/bit]は、CMOSゲートと光で同程度のレベルになりつつある。そのため、チップ内やチップ間の通信を光化する様々な研究がなされている。図11を用いてパスゲートを組み合わせた演算回路における演算プロセスについて説明する。(LUT):図12参照)を再現する演算回路100を構成することができる。この演算回路100は、n桁の制御入力に対する全ての組み合わせに対し、「0」か「1」の信号を出力するもので、n桁の制御入力に対する全ての1ビット出力演算を実行する。この演算回路100において、パスゲート101としてCMOSゲートなどのパスゲート101Aを用いた演算回路100Aでは、図13に示されるように、n個のゲートのC,Rが連なるため、経路の応答速度がn^2で劣化する。そのため、このような演算回路100A(電気回路)では、制御入力の桁nをn<4~6としてしか用いられない。図14に、パスゲート101として光パスゲート101Bを用い、ツリー構造の葉に相当する信号入力ポートに光源102を配置した例を示す。この演算回路100(100B)では、光パスゲート101Bを駆動することによって、ツリー構造の幹に相当する出力ポートから、2n個の制御入力の組み合わせに対応する1つの光信号(1つの出力結果)を得ることができる。この演算回路100Bにおいて、光パスゲート101Bは光信号を遮断または透過する2つの光パス(光スイッチ)SW1,SW2を備えており、複数の光源102と複数の光パスゲート101Bとの間および複数の光パスゲート101B間は光回路103によって接続される。この演算回路100Bでは、光源102の配置により、真理値表(LUT)の内容を変更できることから、演算の種類の設定を自由に変更できるという特徴を有する。光の伝播は電気的なCRに依存しないため、これにより、CRに律速されない論理演算が可能となり、電気回路のレイテンシボトルネックが解消される。この演算回路100Bにおいて、制御入力を電気信号とすれば、光回路と電気回路との混合回路で論理演算が行われるものとなり、制御入力を光信号とすれば、光回路のみで論理演算が行われるものとなる。Japanese)本発明は、論理演算を光回路、または光回路と電気回路との混合回路で行う光演算器に関する。前記合波器及び前記分波器は、アレイ導波路回折格子が用いられていることを特徴とする光演算器。