Bohr氏は、「CMOSのスケーリング(微細化)は少なくとも10年以上は続く」と分析している。});やや誇大に扱われているムーアの法則とCMOSのスケーリングは終えんが近い——。半導体業界では何年も前からこのように言われてきた。スケーリングを今後も継続するには、技術的な障害や膨らみ続ける製造コストといった課題に取り組まなくてはならない。2012」(2012年9月11〜13日)で、スケーリングが2020年代に入っても続くと考えていることを明らかにした。Bohr氏は、「ムーアの法則は少なくとも今後10年では終わらない」とした上で、Intelが当面は「新しいアーキテクチャやプロセスノードを継続して発表する」という方針を貫くことを確信していると述べた。IDFでは、Intelのフェローから成るグループが質疑応答を行った。聴衆からの質問を受けて、Bohr氏は、「CMOSのスケーリングはそのうち壁に突き当たるにちがいない」という世間一般の通念を否定する考えを示した。一方で、同氏は、「スケーリングはある時期には失速するだろう」と言及している。Bohr氏は、質疑応答で他の質問に応える際、Intelが現在、3D積層チップパッケージの実装技術を研究していることについても言及した。同氏は3D積層チップについてはやや懐疑的だ。「(3D積層チップを製造する)技術を有することと、コスト効率の良いソリューションを有することはまったく異なる。われわれは3D積層チップを製造することはできるが、それに付随して発生するコストは、いまだにボトルネックとなるだろう」(Bohr氏)。Package)技術は、既に広く用いられており、3Dチップ積層技術よりもコスト効率面で、はるかに優れているようだ」と述べた。Bohr氏は、「3D積層の課題は、1Wの製品には実行可能なソリューションかもしれないが、30Wや40Wの製品に向いているとは言えないということだ。パッケージから放熱することができないからである」と述べた。Bohr氏が2012年9月11日にIDFで行った基調講演によると、Intelは液浸リソグラフィを10nmプロセス技術に適用する方法を見つけたという。Intelは2013年中に14nmプロセスのチップの製造を開始する予定であることも明らかにした。「ムーアの法則はまだまだ継続」、Intelが3次元ゲート構造を22nmプロセスから採用Intelは、「Tri-Gate」と呼ぶ独自の3次元ゲート構造のトランジスタ製造技術を、22nm世代の製造プロセスから採用すると発表した。Bridge」を入手し、分析に着手した。Bridgeは、Intelが22nmプロセスで3次元構造のトランジスタを使って製造する新型プロセッサである。半導体製造プロセスの微細化は、3次元構造を利用すれば7nmノードも不可能ではないという。問題は技術ではなくコストにある。LLC.ITmediaはアイティメディア株式会社の登録商標です。