開発・改良に意欲的に取り組んでいます。ユーザの皆さまから寄せられるご意見やご感想は、改善点の優先順位などを検討する際に、貴重なご意見として役立ててまいります。[0001]本発明は、ロジック回路をそなえた半導体装置にかかるバックバイアス電圧を生成する技術に関する。Integration)の消費電力もまた増加の一途をたどっている。トランジスタのリーク電流を減らす方法の一つとして、トランジスタの基板にバックバイアス(リバースバイアス,基板バイアス)電圧を印加するバックバイアス制御手法が知られている。[0003]このバックバイアス電圧を生成する従来の基板バイアス生成回路においては、一般的に、クロック印加型昇圧式チャージポンプを用いてバックバイアス電圧を生成している。図12,図13はそれぞれクロック印加型昇圧式チャージポンプの構成例を示す図であり、図12はダイオードチャージポンプの例を示す図、図13はDickson型チャージポンプの例を示す図である。開示されており、生成した負電圧をバックバイアス電圧として用いることが開示されている。発明が解決しようとする課題[0005]しかしながら、LSIが大規模になると、トランジスタの基板リーク電流も大きくなり、印加に必要なチャージ量も増大するのであるが、上述したクロック印加型昇圧式チャージポンプはクロック印加によりキャパシタを駆動してチャージを発生させるので、チャージ量を増大させるためには、回路の数を増やすかキャパシタの容量またはクロック周波数を上げる必要があり、これらは回路規模の増大や回路自体の消費電力の増大をまねく。[0006]すなわち、クロック印加型昇圧式チャージポンプをそなえた従来のLSIにおいては、回路規模が増大したり、回路自体の消費電力が増大するという課題がある。本発明は、このような課題に鑑み創案されたもので、基板バイアスの生成を低消費電力で行なうことができるとともに、回路規模を小さく構成することを目的とする。課題を解決するための手段[0007]上記の目的を達成するために、本発明の半導体装置は、第1の電源電圧で動作可能な第1動作部と、前記第1の電源電圧とは異なる第2の電源電圧で動作する第2動作部とをそなえた半導体装置であって、前記第1の電源電圧を入力可能な第1電源電圧入力部と、前記第2の電源電圧を入力可能な第2電源電圧入力部と、前記第2の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部とをそなえたバイアス生成回路をそなえることを特徴としている。[0008]なお、該バイアス生成回路が、該バックバイアス電圧を生成する基準となる基準電圧を前記第2の電源電圧に基づいて生成する基準電圧生成回路をそなえてもよい。該バイアス生成回路が、前記第1の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部をそなえ、該出力部が、バックバイアス電圧と前記第1の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力してもよい。[0009]さらに、当該半導体装置の電源投入時に、該バイアス生成回路において、該選択部が、該出力部から前記第1の電源電圧を該出力電圧として選択してもよく、又、該レギュレータ回路がPMOSドライバをそなえて構成されてもよい。本発明のバイアス生成回路は、半導体装置にそなえられ、当該半導体装置のトランジスタに印加するバックバイアス電圧を生成するバイアス生成回路であって、第1の電源電圧を入力可能な第1電源電圧入力部と、前記第1の電源電圧とは異なる第2の電源電圧を入力可能な第2電源電圧入力部と、前記第2の電源電圧に基づいて該バックバイアス電圧を生成するレギュレータ回路と、該レギュレータ回路によって生成された該バックバイアス電圧を出力電圧として出力可能な出力部とをそなえることを特徴としている。[0010]なお、該バックバイアス電圧を生成する基準となる基準電圧を前記第2の電源電圧に基づいて生成する基準電圧生成回路をそなえてもよく、前記第1の電源電圧と該レギュレータ回路によって生成された該バックバイアス電圧とのいずれかを該出力電圧として選択可能な選択部をそなえ、該出力部が、バックバイアス電圧と前記第1の電源電圧とのうち、該選択部によって選択されたいずれかを該出力電圧として出力してもよい。[0011]また、該選択部が、該半導体装置の電源投入時に、該出力部から前記第1の電源電圧を該出力電圧として選択してもよく、該レギュレータ回路がPMOSドライバをそなえて構成されてもよい。発明の効果[0012]本発明によれば、以下の少なくともいずれか1つの効果ないし利点がある。(1)第2の電源電圧に基づいてバックバイアス電圧を生成するレギュレータ回路をそなえ、このレギュレータ回路によって生成されたバックバイアス電圧を出力電圧として出力することにより、バックバイアス電圧を低い消費電力で実現できるとともに、小さな回路規模で構成することができる。[0013](2)バイアス生成回路が、バックバイアス電圧を生成する基準となる基準電圧を生成する基準電圧生成回路をそなえることにより、バイアス生成回路の外部に基準電圧を生成するための装置等を別途そなえる必要がなく、製造コストを低減できるとともに、バイアス生成装置をそなえるためのハードウェア的な制約が無くなり、設計の自由度を上げることができる。[0014](3)第1の電源電圧とレギュレータ回路によって生成されたバックバイアス電圧とのいずれかを出力電圧として選択可能な選択部をそなえ、バックバイアス電圧と第1の電源電圧とのうち、選択部によって選択されたいずれかを出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。(4)半導体装置の電源投入時に、第1の電源電圧を出力電圧として出力することにより、バックバイアス電圧が印加されるトランジスタを安定して動作させることができる。[0015](5)レギュレータ回路がPMOSドライバをそなえて構成されていることにより、十分な電流を得ることができる。本発明の一実施形態としてのバイアス生成回路の回路構成図である。おけるバイアス生成回路の出力接続例を示す図である。おけるバイアス生成回路の配置例を示す図である。本発明の一実施形態としてのバイアス生成回路における端子の説明を一覧として示す図である。本発明の一実施形態としてのバイアス生成回路における各VBS出力設定ビットとVBSモード時のバックバイアス電圧VBSとの関係を例示する図である。本発明の一実施形態としてのバイアス生成回路のVBS非常モードにおける各VBS出力設定ビットとバックバイアス電圧VBSとの関係を例示する図である。本発明の一実施形態としてのバイアス生成回路におけるショート回路の動作を説明するための回路図である。本発明の一実施形態としてのバイアス生成回路におけるショート回路の動作を説明するための回路図である。本発明の一実施形態としてのバイアス生成回路における各VBS出力設定ビットとショートモード時のバックバイアス電圧VBSとの関係を例示する図である。本発明の一実施形態としてのバイアス生成回路の電源投入後の処理を説明するためのタイミングチャートである。本発明の一実施形態としてのバイアス生成回路の電源投入後の処理を説明するためのタイミングチャートである。クロック印加型昇圧式チャージポンプの構成例を示す図である。クロック印加型昇圧式チャージポンプの構成例を示す図である。発明を実施するための最良の形態[0018]以下、図面を参照して本発明の実施の形態を説明する。100におけるバイアス生成回路10の出力接続例を示す図、図3はその配置例を示す図、図4はその端子の説明を一覧として示す図である。100のコア領域101(図2,図3参照)で使用しているPMOSトランジスタ(トランジスタ)103の基板に接続して印加するための、バックバイアス電圧VBS(基板バイアス,リバースバイアス)を生成するものである。[0019]なお、図3に示す例においては、複数の本バイアス生成回路10を並列に接続し、これらのバイアス生成回路10によって生成したバックバイアス電圧VBSをVBS配線ネットワークを介して、コア領域101におけるVBS適用回路(PMOS回路)に供給(印加)している。100は、図3に示すように、コア領域(第1動作部)101と、複数(図3に示す例では3つ)のI/O(Input/Output)領域(第2動作部)102a,102b,102cとをそなえて構成されている。I/O領域102a,102b,102cには、例えばI/Oマクロ回路(図示省略)等が形成され、コア領域101には、種々のロジック回路(図示省略)等が形成されている。100においては、コア領域101には、コア電源電圧(第1の電源電圧,マクロ供給電源)VDD(単位:V)が印加されるようになっており、又、I/O領域102a,102b,102cには、それぞれコア電源電圧VDDよりも高電圧のI/O電源電圧(第2の電源電圧,マクロ供給電源)VDD2(単位:V)が印加されるようになっている。100におけるI/O領域102a,102b,102cには、それぞれバイアス生成回路10が形成されている。図3に示す例においては、I/O領域102a,102cにはそれぞれ1つのバイアス生成回路10が、又、I/O領域102bには3つのバイアス生成回路10が形成されている。[0022]なお、以下、I/O領域を示す符号としては、複数のI/O領域のうち1つを特定する必要があるときには符号102a,102b,102cを用いるが、任意のI/O領域を指すときには符号102を用いる。本バイアス生成回路10は、バックバイアス電圧VBSとして、コア電源電圧VDDよりも高電圧であり且つI/O電源電圧VDD2よりも低電圧の出力電圧を生成・出力するVBSモードと、バックバイアス電圧VBSとして、コア電源電圧VDDと同電位の出力電圧を出力するショートモードとの2つの動作モードうち、いずれかの動作モードで選択的に動作するようになっている。[0023]本バイアス生成回路10は、図1に示すように、レギュレータ回路11,ショート回路12および切替回路13をそなえて構成されている。本バイアス生成回路10は、図4に示すように、入力端子VDD,VDD2,VSS,FF,POR,SM,TM,BP0~4,GEPをそなえるとともに、出力端子VBP1をそなえて構成され、出力端子VBP1からバックバイアス電圧VBSを出力するようになっている。GeneratorのEnable信号)が選択的に入力されるようになっており、この入力端子GEPに“1”が設定されている場合には、本バイアス生成回路10はVBSモードで動作し、レギュレータ回路11の機能をオン(有効)にするとともにショート回路(詳細は後述)の機能をオフ(無効)にするようになっている。この入力端子GEPに“0”が設定されている場合には、本バイアス生成回路10はショートモードで動作し、レギュレータ回路11の機能をオフ(無効)にするとともにショート回路の機能をオン(有効)にするようになっている。[0025]入力端子VDD(第1電源電圧入力部)には、マクロ供給電源であるコア電源電圧VDD(例えば、+1.0V)が入力されるようになっている。入力端子VDD2(第2電源電圧入力部)には、マクロ供給電源であるI/O電源電圧VDD2(例えば、+1.8V)が入力されるようになっている。入力端子VSSには、マクロ供給電源であるマイナス電源(例えば、グランド)が入力されるようになっている。