[0001]【発明の属する技術分野】本発明は、回路モジュールに関し、更に詳しくは、メインボード上で立体的な配線構造を採用するための回路モジュールの配線構造に関する。DRAM用のバス線及び制御信号線の分岐にT型スタッブ構造を採用している。図14は、このスタッブ構造を説明するための断面図である。1,メインボード20上を走るバス線22及び制御信号線から、そのスロット位置でバス線及び制御信号線をT分岐させてDRAM13に信号を供給している。10C,制御クロックの周波数が高くなり例えば100MHz以上となると、T型スタッブ構造による信号伝播の限界のため、配置できるメモリモジュール10Cのモジュール個数が制限され、例えば4つが限界である。133MHz以上では2つが限界である。/ピン程度が限界である。limit.【0004】近年のパーソナルコンピュータの高速化及び半導体メモリの大容量化に伴い、メモリモジュールに対して上記限界を超える要求が成されている。demand,上記T型スタッブ構造に代えて、回路モジュールのコンタクト部分でバス線を分岐する構造を提案している。図15にこのモジュール構造を示した。この提案によると、メインボード20上を走るバス線22及び制御信号線を、メモリモジュール10Dの正面側及び背面側で夫々ソケット端子21に接続し、モジュール正面側のソケット端子21と接触するモジュール10Dのコンタクト12の裏側にモジュールのプリント基板11を貫通するスルーホール(貫通配線)19を形成し、スルーホール19を介して正面側及び背面側のコンタクト12相互を接続している。DRAM13のピンとコンタクト12との間は、プリント配線基板11内に形成された印刷配線15によって接続する。11.【0005】上記提案されたモジュールの配線構造によると、スタッブ構造におけるインピダンスの不整合に起因する信号反射や歪みが低減し、メモリモジュールの高速化が可能であると記載されている。400Mbps/ピン程度が限界である。400-800Mbps/ピン程度のデータレートが要求されるに至っており、この場合、メインボード上に配置されるモジュール数を削減することなくこの要求に応える必要がある。proposed,この要求に応えることが出来なかった。request.【0007】本発明は、上記に鑑み、従来のスタッブ構造やメモリモジュールの配線構造を改良し、インピダンス不整合に起因する信号反射や歪みを更に低減し、メインボード上での挿入個数を削減することなくICの高速作動を可能とする回路モジュール、特にパーソナルコンピュータのメモリモジュールとして好適な回路モジュールを提供することを目的とする。ICの接続されたピンに隣接して前記配線基板を貫通する貫通配線と、前記配線基板の他方の面側に形成され、前記貫通配線の他端と他方の面側のコンタクト端子とを接続する第2の信号配線とを備えることを特徴とする。2の信号配線、及び、ソケット端子を経由して再び接続されるので、メインボード上の配線の特性インピダンスに与える影響が小さくなり、信号反射や歪みが低減する。ICのピンとの接続位置よりもコネクタ端子から遠い位置に配設される。module,且つ、貫通配線の配置の自由度を増すことができる。wiring.【0011】また、複数の前記ICを支持し、該ICのピンに対応して前記コンタクト端子が前記一方の面及び他方の面に夫々配設されることも本発明の好ましい態様である。said.【0012】更に、前記ICに共通に接続される第3の信号配線を、前記配線基板の双方の面に備えることも本発明の好ましい態様である。この場合、信号の性質に合わせて信号配線構造が選択できる。signal.【0013】更に、前記第3の信号配線と、前記コンタクト端子との間にバッファ装置が接続されることも好ましい。細かく信号の性質に合わせて信号配線構造が選択できる。signal.【0014】更に、前記第3の信号配線が、前記配線基板の双方の面に配設され、一方の面の第3の信号配線の一部が他方の面の第3の信号配線の一部と平行して配設されることも好ましい。linesMIが低減する。reduced.【0015】前記配線基板が他方の面側に別のICを支持することも本発明の好ましい態様である。case,回路モジュールを搭載するメインボードのスペースが削減できる。module.【0016】ICとしてDRAMを採用すると、パーソナルコンピュータ等に利用可能な汎用性が高いメモリモジュールが得られる。[0017]【発明の実施の形態】図面を参照して本発明の実施形態例に基づいて本発明を更に詳細に説明する。図1は、本発明の一実施形態例に係るメモリモジュールの構成を示す正面図である。DRAM13と、コンタクト端子12とバッファ装置13の入力との間を接続する、クロックライン/アドレスライン/命令ラインを含む制御信号線16と、バッファ14の出力と各DRAM13との間を接続する制御信号線17とから構成される。15,前後方向に並んで配設される複数のモジュール10の各1個のDRAM13を並列に接続している。各制御信号線は、1つのメモリモジュール10上に配設される4つのDRAM13に共通に接続され、且つ、並んで配設される複数のメモリモジュール10の全てに共通に接続される。juxtaposed.【0019】図2は、図1のII−II矢視を示すもので、メインボード20上に配置したスロットとなるコンタクト端子21に、メモリモジュール10のコンタクト12を挿入し、ソケット端子21とコンタクト12の各端子を接触させた状態で示している。13Cのリード端子18を経由してメモリ13の各ピンに接続されている。11の背面側に形成された各バス線15、及び、プリント配線基板11を貫通するスルーホール19を経由して、プリント基板11の正面側配線と接続される。これによって、プリント基板11の正面側のコンタクト12と背面側のコンタクト12の各端子が接続され、従って、メモリモジュール10の正面側のメインボード20上に配設されるバス線22と、メモリモジュール10の背面側のメインボード20上に配設されるバス線22とが接続される。2と同様な状態で示している。メモリモジュール10の正面側に配設される制御信号線用のコンタクト12の各端子は、プリント配線基板11の正面側に形成された各制御信号線16、及び、バッファ装置14の各ピンと制御信号線16とを接続するICのリード端子24を経由して、バッファ装置14の各ピンに接続されている。12の各端子は、プリント配線基板11の背面側に形成された各制御信号線16、及び、バッファ装置14に隣接する位置でプリント配線基板11を貫通するスルーホール25を経由して、プリント基板11の正面側配線と接続される。これによって、プリント基板11の正面側のコンタクト12と背面側のコンタクト12の各端子が接続され、従って、メモリモジュール10の正面側のメインボード20上に配設される制御信号線23と、メモリモジュールの背面側のメインボード20上に配設される制御信号線23とが接続される。connected.【0022】図4は、上記メモリにおける書込みの信号タイミングチャートの例である。メモリは、ダブルデータレート同期型DRAM(DDR−SDRAM)として構成され、その記憶及び読出しにおけるバースト長が8、CASレイテンシーが2である。2倍のデータレートで、書込み及び読出しが可能である。SDRAMHzの基本クロックのデータレートに相当する。DRAMは、クロックイネーブルCKEがHレベルの期間中に作動し、ライトイネーブル(/WE)がLレベルになると、書込みモードに移行し266MHzの動作速度でデータを書き込む。266MHzの速度で伝達する。WE)、及び、バンクアドレス(BAn)、カラムアドレス(ADD)は、基本クロックの周波数の1/4乃至は1/2の速度で足りる。各制御信号線における周波数は、133MHz/2以下であり、データバスに比して低速度の制御信号線が使用できる。bus.【0024】図5は、上記DRAMの読出しサイクルにおけるタイミングチャートである。ライトイネーブル(/WE)がHレベルになると、読出しサイクルに移行する。図4と同様にバースト長が8であり、1つのアドレスに後続する8つのデータが連続して読み出される。(QDR-SDRAM)として構成した場合の書込みサイクル及び読出しサイクルにおける信号タイミングチャートを示している。図4及び図5と同様に、CASレイテンシーを2、バースト長を8としている。133MHzとすれば、データバスでは532Mbps/ピンでの信号伝達が行われる。clock,並びに、第2の基本クロックの立ち上がり及び立ち下がりで夫々データを書き込み又は読み出すことで、4倍速の書込み/読出しを実現している。read.【0026】本発明の効果を確認するために、図14の従来技術、図15の前記公報に記載の技術、及び、上記実施形態例の夫々におけるバス線の特性インピダンスの変化を計算で求めた。10cm離れた位置までのバス線のインピダンス、(c)ソケット12背後のスルーホールを経由した場合のメインボード上における端子26からそれと10cm離れた位置までのバス線のインピダンス、及び、(d)DRAMのピン直近におけるスルーホールを経由した同様なバス線のインピダンスを夫々計算で求めた。表わされ、通常は75Ωになるように設計される。pin,Z1=36.0Ωと求められる。表され、Z2=42.8Ωと求められる。表され、Z3=51.1Ωとなる。本計算ではモジュールソケットやモジュール配線の容量Cや、インダクタンスLを実際の値に近い値に仮定している。L.【0028】上記計算から明らかなように、本実施形態例のメモリモジュールでは、配線をメインボードに直接に沿わせた(a)の値に最も近い値が得られており、特性インピダンスの変化が3つの中で最も小さいことが理解できる。この特性インピダンスにより、小さな信号反射や歪みが得られ、高速の信号伝達が可能である。impedance,モジュール配線及びソケットの容量やインダクタンスが、基板配線の容量やインダクタンスと同じになるように選択した場合にも、上記インピダンスの値は多少異なるものの、同様な結果が得られる。46.1Ωが得られた。obtained.【0030】図9、図10、図11は、本発明の第2の実施形態例のメモリモジュールを図1、図2、図3と同様に示している。DRAM13のピンに接続されている。ICのピンとの接続位置に配設したが、図10では、貫通配線を第1の信号配線とICのピンとの接続位置よりもコネクタ端子から見て遠い位置に配設している。board,回路モジュール内の配線のメインボード上に換算した特性インピダンスとがより整合し、且つ、貫通配線の配置の自由度を増すことができる。このときの特性インピダンスZ3は53.7Ωとなる。その他の構成は、第1の実施形態例と同様である。embodiment.【0032】図12及び図13は、本発明の第3の実施形態例のメモリモジュールを、図1及び図2と同様に示している。11の裏面側に制御信号線16を配線しており、正面側及び裏面側の制御信号線16が平行に並ぶような構造を採用した。この構成によって、双方の制御信号線16には逆方向の電流が流れ、これによって制御信号線16による電磁誘導雑音(EMI)を低減している。ブ分岐構造を除いているため、特性インピダンスの変化が低減し、特性インピダンスがよく整合する。matched.【0033】本実施形態例の変形例として、メモリモジュールの正面側及び背面側の双方に対称にDRAMを配置する構成が採用できる。この場合、データバスにおいてもEMIの低減が可能である。bus.【0034】本発明の構成において、メインボード上のバス線及び/又は制御信号線を一旦メモリモジュールの配線基板上に立ち上げ、スルーホールを介して立ち下げてから再びメインボード上に返す立体的な配線構造により、従来のスタッブ構造やコンタクト裏のスルーホールのバス線構造では得られなかった特性インピダンスの改善が得られるので、高速動作SDRAM等の製造が可能となる。or,終端抵抗を挿入する。resistor.【0036】なお、上記実施形態例では、配線基板上でバス線と制御信号線とをDRAMの上下方向に分けて配置したので、相互間の信号干渉が低減する。reduced.【0037】以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の回路モジュールは、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。[0038]【発明の効果】以上説明したように、本発明の回路モジュールによると、メインボード上でのスタッブ分岐構造を除き、且つ、メインボード上の信号配線の特性インピダンスと回路モジュール内の信号配線の特性インピダンスとがよく整合するので、伝搬する信号に反射や歪みが小さな配線が得られ、これによって並列に配設できる回路モジュールの個数を減らすことなくICの高速作動を可能にするという顕著な効果を奏する。DRAWINGS【図1】本発明の第1の実施形態例に係る回路モジュールの正面図。FIG.【図2】図1の回路モジュールのII−II矢視図。FIG.【図3】図1の回路モジュールのIII−III矢視図。FIG.【図4】図1の回路モジュールのDRAMの書込み時における信号タイミングチャートの例。FIG.【図5】図1の回路モジュールのDRAMの読出し時における信号タイミングチャートの例。FIG.【図6】図1の回路モジュールのDRAMの書込み時における別の例の信号タイミングチャート。FIG.【図7】図1の回路モジュールのDRAMの読出し時における別の例の信号タイミングチャート。FIG.【図8】従来及び本発明における配線の特性インピダンスの計算モデル。invention.【図9】本発明の第2の実施形態例に係る回路モジュールの正面図。invention.【図10】図9の回路モジュールのX−X矢視図。FIG.【図11】図9の回路モジュールのXI−XI矢視図。FIG.【図12】本発明の第3の実施形態例の回路モジュールの正面図。FIG.【図13】図12の回路モジュールのXIII−XIII矢視図。12.【図14】従来の回路モジュールの断面図。module.【図15】公報に記載された従来の回路モジュールの断面図。前記一方の面側に形成され、該一方の面側のコンタクト端子とICのピンとを接続する第1の信号配線と、該第1の信号配線に一端が接続され、前記ICの接続されたピンに隣接して前記配線基板を貫通する貫通配線と、前記配線基板の他方の面側に形成され、前記貫通配線の他端と他方の面側のコンタクト端子とを接続する第2の信号配線とを備えることを特徴とする回路モジュール。前記貫通配線は、前記第1の配線と前記ICのピンとの接続位置よりもコネクタ端子から遠い位置に配設される、請求項1に記載の回路モジュール。複数の前記ICを支持し、該ICの各ピンに対応して前記コンタクト端子が前記一方の面及び他方の面に夫々配設される、請求項1又は2に記載の回路モジュール。前記ICに共通に接続される第3の信号配線を、前記配線基板の双方の面に備える、請求項3に記載の回路モジュール。前記第3の信号配線と、前記コンタクト端子との間にバッファ装置が接続される、請求項4に記載の回路モジュール。前記第3の信号配線が、前記配線基板の双方の面に配設され、一方の面の第3の信号配線の一部が他方の面の第3の信号配線の一部と平行して配設される、請求項4に記載の回路モジュール。sideを支持する、請求項1〜6の何れかに記載の、回路モジュール。17の何れかに記載の回路モジュール。