3層積層型CMOSイメージセンサー開発(ソニー)~個別半導体・他~モバイル用途向けのCMOSイメージセンサーは、画素とロジックを積層した2層積層型CISの開発により、撮像特性の改善と新機能搭載を実現した(1)(2)。画素とロジックウェハを別々に作製して接合し、各々のウェハに最適化したプロセスが可能である。ハイダイナミックレンジ(HDR)動画や像面位相差AF処理機能等の高機能回路が搭載された。シリコン貫通ビア(TSV)技術開発により実現できた。その結果、一例として、全画素読み出し速度を30fpsまでしか早くできず、図1(b)に示す様に最初と最後に読み出した画素の時間差により、ローリングシャッター歪が発生していた。図1(c)に示す様に、画素からの信号を一時的に保存するDRAMを搭載することでI/Fのスピードに影響を受けず、読み出し速度を上げることができる。この3層積層型CIS開発のポイントは下記である。画素/DRAM/ロジックのウェハ3枚を接合する技術の開発(図2)。量産性を損なわず、積層チップの製造方法を確立した。Si基板を特性維持したまま約3μmまで薄肉化可能な技術開発。3層積層にも関わらず、2層積層品と同じチップサイズ、同じ厚さを実現した。