Version1.42A(β版)をリリースしました。Version1.41A(α版)をリリースしました。プロジェクトファイルを追加しました。速度評価レポートです。Nov.12.2004Z80系2種のベンチマークを追加しました。Version1.29Bをリリースしました。αリリース)よりRTLシミュレーション速度が約3倍スピードアップします。F.A.Q.をupdateしました。1.29Aをリリースしました。1.28Aをリリースしました。ソースを公開しました。1.27Aをリリースしました。1.26Aをリリースしました。1.25Cをリリースしました。1.25Bをリリースしました。1.25Aをリリースしました。Veritak要望リストによる改善事項を実装しました。1.24Aをリリースしました。Veritak要望リストによる改善事項を実装しました。1.23Aをリリースしました。F.A.Q.sをupdateしました。1.22Aをリリースしました。F.A.Q.sをupdateしました。1.21Aをリリースしました。Veritak要望リストによる改善事項を実装しました。操作方法が追加になっていますのでチュートリアルをご参照ください。1.20Aをリリースしました。Veritak要望リストによる改善事項を実装しました。操作方法が追加になっていますのでチュートリアルをご参照ください。1.19Bをリリースしました。1.19Aをリリースしました。Veritak要望リストによる改善事項を実装しました。操作方法が追加になっていますのでチュートリアルをご参照ください。F.A.Q.をupdateしました。F.A.Q.をupdateしました。1.18Aをリリースしました。1.17Aをリリースしました。<Veritakユーザの皆様へ>Veritak要望をまとめました。1.16Aをリリースしました。1.15Bをリリースしました。$fdisplay等で、ファイルディスクリプタが不正のときクラッシュしてしまう問題(1.14A〜)を修正しました。YACCプロジェクトの開発スナップショット版をUpしました。1.15Aをリリースしました。SDFモードのバグをFixしました。1.14Cをリリースしました。SDF(ゲートシミュレーション)モードで、バグが見つかりました。SDFゲートシミュレーション(RTLシミュレーションは問題ありません。SDFモードではなく、本VersionのRTLモード(Defaultモード)をお使いください。1.14Bをリリースしました。Entireボタンのバグを修正しました。1.14Aをリリースしました。$sprintf追加、Viewer改善等です。1.13Bをリリースしました。Viewerでビット展開した場合のバグを修正しました。YACCプロジェクトをUpdateしました。デザインウェーブ付録基板で実動作させてみました。Cで電卓アプリケーションを書いてみました。1.13Aをリリースしました。コードジェネレータのバグを修正しました。Version1.12Dをリリースしました。ScopeViewの信号名並びをアルファベットオーダに改善しました。YACCプロジェクトをUpdateしました。FPGA駆動周波数(世界最速)160MHz、32ビットCPUのDhrystoneベンチマークシミュレーションをUpしました。Version1.12CをリリースしましたVCD関係の修正を行いました。その他改善を行いました。詳細は、ダウンロードのページをご参照くださいWaveformViewerの使い方については、Veritakチュートリアルをご参照ください。Jun.9.2004<H8互換CPU設計状況>デバッグ終了しました。Jun.8.2004英語版リリースを12月に予定しています。(英語圏からのアクセスが多くなってきたので。<H8互換CPU設計状況>GCC上でのデバッグフェーズに入りました。Jun.2.2004オープンコアの予告編を追加しました。<H8互換CPU設計状況>Updateしました。Version1.11Dをリリースしました"Veritak"を固有定義として加えました。H8互換CPUの設計目標仕様を変更しました。Version1.11Cをリリースしました。Version1.10〜Viewerがクラッシュする不具合を修正しました。Version1.11Aをリリースしました。Xilinx用SDFのサポートを開始しました。Version1.10Aをリリースしました。Altera用SDFのサポートを開始しました。ダウンロードのページをご参照ください。CYCLONE上にVerilogで論理合成しました。ALTERA用SDF対応Veritakチュートリアル作成過程での副産物です。現在リリースに向け内部テスト中です。F.A.Q.とLinksをUpdateしました。1.02Cをリリースしました。インスタンスモジュールにNullポートがあった場合、コンパイルエラーとなる問題の修正を行いました。Apr.27.2004H8互換CPUの設計目標仕様をアップしました。Wave設計コンテスト2004の結果が発表になりました。結果は惜しくも努力賞です。変換回路設計(PDF))賞品は、4つの選択肢からキャノンのデジタルカメラを選択させていただきました。<ユーザ様:リリース遅延についてのお知らせ>Altera用のバックアノテーションのテストバージョンを4月30日に予定していましたが、5月19日に変更します。SDFそのものは、実装できたのですが、実際に読み込ませてみると予想以上にメモリを馬鹿食いすることが判明しました。このため、内部的にやや大きな設計変更を行っています。1.02Aのバグを修正しました。VCDファイルの時間データのバグ修正を行いました。1.02Aをリリースしました。メインは、Real系の変数、演算のサポートです。詳しくは、ダウンロードのページの改版更新履歴をご参照ください。Verilog言語チュートリアル(Verilog文法マニュアルBNF付き)を追加しました。)ソフトライブラリとしてVPIによる算術演算Cライブラリを追加しました。VPIによる線形アナログシミュレータを追加しました。1.01Bをリリースしました。1.01をリリースしました。菅原システムズ(www.sugawara-systems.com)のIPコアは、Veritakシミュレータで開発されています。当サイトはリンクフリーです。