信号名保存プロジェクトを作成しておく必要があります。保存したい画面でVerilogプロジェクト=>プロジェクトの編集=>SaveProjectを押しますと、そのときのWaveformViewの画面上のリスト名がプロジェクトファイルに保存されます。サンプルフォルダに、プロジェクトファイルにvcd_test.prjがあります。LoadProjectしてみましょう。Goボタンを押すとシミュレーションが始まりWaveformViewを出します。これは、プロジェクトファイルに信号名のリストがSaveされていたためです。このような波形の出ている状態で、Verilogプロジェクト=>プロジェクトの編集=>SaveProjectを押しますと、そのときのWaveformViewの画面上のリスト名がプロジェクトファイルに保存されます。画面数は複数可能です。画面を消したい場合は、画面を消してSaveProjectすればよいです。空白行に名前をつける例です。Version1.12A以降です。)本例は、プロジェクトです。Verilog」します。ちなみにmul_div_moduleはH8互換プロジェクトで設計した乗除算ユニットです。Goさせてみましょう。すると下のWaveformViewが現れます。この信号の並びと名前は、プロジェクトファイルにSaveされていたため現れました。名前の付け方をやってみましょう。空白行の挿入をまず行います。次に挿入した空白行の上に名前をつけます。ダイアログボックスに名前を書きます。以上で名前の付け方は終わりました。この状態で次回のシミュレーションの為に、Diskに信号の並びをSaveしておきましょう。Verilogプロジェクト=>プロジェクトの編集でDiskにSaveしておきます。ProjectがDiskから読み出すのに対し、Reloadは、Diskを読み出さずにメモリ上の設定で再ロードします。注意:コンパイルエラーになると”画面がない”という状態が、メモリに残ってしまいます。Projectを行って、Disk上からLoadするようにしてください。ProjectファイルをSaveしておくことで、Save時の、波形リストの有無・並び、その他設定を保存しておくことができます。(Version1.19以降。フォルダは、最初に作ったフォルダのみにSave可能してあります。これは、Verilogファイルの相対位置関係を保つためです。「CLOCK」と「Stop_State」は明示的な宣言がされていません。Reg宣言は、R、Wire宣言はWになっていますのでわかりやすいと思います。Verilogでは、宣言していなくとも1ビットのwireとみなされて文法エラーにならない場合もありますので記述が完成したら一度見ておくとよいでしょう。(バグ取りの助けになるかもしれません。