[0001]【発明の属する技術分野】本発明は、基準回路、特にメモリ内での検知用の基準レベルを提供するように配列された基準回路に関するが、しかしこれのみに関するものではない。本発明は特に、PROM、EPROMまたはフラッシュEPROM等の絶縁ゲートトランジスタによってメモリセルを形成する記憶装置での検知に関するが、しかしこれのみに関するものではない。基準回路は基準レベルを必要とするあらゆる状況で使用することができる。[0002]【従来の技術】検知用の基準レベルを提供する時に、適合しなければならない1つの基準は、基準レベルを変更することなく複数の検知回路に基準レベルを適用することが出来るということである。フラッシュメモリの場合には、読み込み操作中の検知に要求されるレベルは、通常プログラムされたセル、および消去されたセルに依って生成した全信号の一部、例えば2分の1に設定される。この基準レベルは他の同一のフラッシュメモリセルの特性に依存しているので、このレベルを生成することが有利である。プログラムされたセルと消去されたセルとによって生成した信号の間の中間にある信号レベルを得るように変更されたしきい値電圧を有する基準フラッシュメモリセルを得ることが可能であるが、斯かるセルはプログラムされたセルと消去されたセルの双方を検知するための基準電流を発生するためには使用することが出来ず、電源レベルVccが、従って基準セルのゲートに加えられる電圧が、正規の変動をする場合には、正確には維持されない。従って、十分な検知電流を保証するようにゲート電圧よりも十分に低いしきい値電圧を有するセル、即ち消去されたセルを、基準セルとして、使用することが望ましい。voltageつの基準セルと、第1の電流ミラー回路であってその第1の分岐に於いて前記基準電流を受けるように、またその第2の分岐に於いて第1の整合された電流を受けるように接続された電流ミラー回路と、前記第1の整合電流を受け、前記第1の整合電流を供給するように接続された出力装置と、前記第1の整合電流から誘導された基準レベルを第1の全基準レベルから第2の低下基準レベルに選択的に低下させるための分割回路とを有する基準回路が提供される。[0004]【課題を解決するための手段】ここに説明する実施例において、分割回路は第1の全基準レベルの2分の1である第2の低下基準レベルを発生するための2分割回路である。従って、この基準レベルはフラッシュメモリ中での読み込み操作用に使用される。memory.【0005】分割回路は、出力トランジスタと並列に接続されたトランジスタと、出力トランジスタの制御端子と並列接続のトランジスタとの間に接続された制御可能な経路を有する制御トランジスタとを含んでいる。currentが出力トランジスタに流れる。transistor.【0006】複数の基準レベルを提供するために、基準回路は異なる基準電流を提供するように配列された複数の基準セルと、前記基準セルの所要の1つを選択するための選択回路とを含むことができる。基準セルは種々のしきい値電圧でプログラムすることができる。voltages.【0007】フラッシュメモリ内では、各基準セルは所要の基準電流を供給するために予め選択したしきい値電圧を有する単一のトランジスタフロートゲートセルである。正規の読み取りのための単一基準レベルが要求される場合に於いても、これを2つの基準セルで1つは最大の消去しきい値電圧に調整され、他のセルは最低のプログラムされたしきい値電圧に調節されている2つの基準セルの電流の合計の2分の1として生ぜしめることが有利となることがある。後者では、Vccがプログラムされたセルの最低しきい値電圧よりも大きいとき、即ち配列内のプログラムされたセルが作動し始めるときに、比較的大きな検知マージンが得られる。obtained.【0008】プログラムパルスがプログラムされるセルに加えられたのち、そのセルのプログラミングを、分割回路を使用禁止にした状態で、そのプログラムされるべきセルのトランジスタのゲートに相当する電圧を印加すること、およびそのセルを通過した電流を、プログラムされたセルの最低しきい値電圧に等しいしきい値電圧を有し、且つプログラムされているセルに対して印加される電圧と等しい、基準セル中のトランジスタのゲートに印加される電圧を有する基準セルを通過した電流と、比較することによって確認することができる。印加される電圧の量は、基準セル中に相当の検知電流を発生するに十分でなければならず、典型的には約7Vである。7V.【0009】同様に、消去パルスが消去されるべきセルに加えられるた後、そのセルの消去を、分割回路を使用不能にした状態で、その消去されるセルのトランジスタのゲートに電圧を印加し、また消去されたセルの最大しきい値電圧に等しいしきい値電圧を有し、且つ消去中のセルに印加される電圧と同じ、基準セル中のゲートに印加される電圧を有する基準セルによって通過した電流を比較することによって確認することができる。印加される電圧の量は、基準セル中に相当の検知電流を発生するに十分でなければならず、典型的には約5Vである。5V.【0010】選択回路は主選択段と選択段の2段階を備えていてもよい。その場合、選択回路は第1の電流ミラー回路の第1分岐中に配置してもよく、また第1の電流ミラー回路の第2の分岐には選択回路の前記第1段と第2段との選択的整合を行なうための回路を含めることもできる。抵抗性整合回路は、整合を出来るだけ良好にするように同一状態に置かれた同一の装置を含むこともできる。1つからの前記信号との間の差分状態に応じて検知レベルを発生するための出力とを有する検知増幅器とを有する。level.【0012】好ましくは検知増幅器は動的検知増幅器である。本発明はまた静的検知増幅器用の基準レベルの提供に適用することができる。amplifiers.【0013】基準回路にはまた検知操作前に基準レベルを迅速にプリチャージするための高速プリチャージ回路を含めることができる。これは特に、基準レベルが送られる複数の検知増幅器があり、基準レベルに接続されたキャパシタンスを増加せしめる。level.【0014】本発明をより良く理解するために、また本発明を実施する方法について示すために、以下に添付図面を参照して実施の形態を示す。[0015]【発明の実施の形態】図1に、制御ゲートCGを有する単一のフロートゲートトランジスタ4と、フロートゲートFG、ソースSおよびドレインDとを含んでいる。フロートゲートトランジスタ4のソースSは線10の配列接地信号に接続される。Vppにあることができる。VGNDは装置の接地を表わしている。shown),接続されている。ソース電圧スイッチ14は線34によりVppに接続され、また線36により電圧VGNDに接続されている。フロートゲートトランジスタ4の制御ゲートCGはワード線(WL)8によりゲート電圧スイッチ12の出力Vccxに接続されている。ゲート電圧スイッチ12は更に線26、24および22のそれぞれの電圧Vcc、VppおよびVGNDに接続されている。Vccは5V部分に対しては5V、また3V部分に対しては3Vである。12は、それぞれ線28の消去信号ERASEを受信し、更にまたゲート電圧スイッチ12は線30のプログラム信号PROGRAMを受信する。フロートゲートトランジスタ4のドレインDは、ビット線(BL)6によりビット線スイッチ31に接続されている。27,読み取り線25の検知増幅器回路29、および線17のフロート接続部とに接続されている。1つの配列に於いて複数の選択されたビット線bを読み取り操作中に同時に検知増幅器回路29に接続して、線25をb線として正規に実行させることもできることは評価されることである。27をb線として正規に実行させることもできる。説明した実施例に於いてはb=8である。30および28のそれぞれのプログラム信号および消去信号に加えて、読み取り信号を受信する。signal.【0016】フラッシュメモリは、プログラム、消去および読み取りの3種の主要な操作モードを持っている。reading.これらの各モードを以下に於いて図1を参照して説明する。その他の、例えばプログラム検査等の数種の操作モードもまた存在することは当業者により理解されるところである。本説明は背景説明のためのみであって、従ってこれらの3種のモードについてのみ説明する。プログラムモードは、1つのメモリセルまたはメモリセルのグループへの“0”の書き込みに関係しており、消去モードは“0”を記憶したセルから“0”を除去して、全てのセルが有効に“1”を記憶するようにすることに関係しており、また読み取りモードはセルを読み取って、それをプログラムすべきかまたは消去すべきかをか、即ち“0”または“1”のいずれを含むかを確立することに関係している。whether.【0017】プログラムモード中、線30のプログラム信号は、ワード線8によりトランジスタ4の制御ゲートCGに線24の電圧Vppを接続するためのゲート電圧スイッチ12を構成するように、設定される。線28の消去信号は設定されていないので、ソース電圧スイッチ14は、線36の電圧VGNDを配列接地信号線10によりトランジスタ4のソースに接続するように構成されている。ビット線スイッチ31は、線6のビット線が線27によってプログラムロードに接続されるように設定されている。プログラムロードは、4Vと8Vの間の電圧がビット線6によりトランジスタ4のドレインDにかかるように設定される。4に加えられるので、フロートゲートトランジスタFGは負に充電される。この負の荷電によりフロートゲートトランジスタのしきい値電圧が増加し、トランジスタは導通しなくなる。gate,プログラム信号を設定する期間、ゲートおよびドレイン端子に加えられる電圧、およびフロートゲートをトランジスタのチャネルから分離する酸化物の厚さ等の若干の要因によって決まる。セルがプログラムされるときに、フロートゲートの負電荷の累積によって電界酸化物を通る電界が減少して、もはや負電荷が浮動ゲートに引き付けられなくなりフロートゲートトランジスタのしきい値電圧がある限界まで飽和する点に達する。このようにして、“0”がセルに書き込まれる。通常数個のプログラムパルスが必要であるが、各パルスの後に検査サイクルが後続する。pulse.【0018】消去モード中は、線28の消去信号の設定は、線22の電圧VGNDをワード線8を経てトランジスタ4の制御ゲートCGに接続するようにゲート電圧スイッチ12が構成され、また線34の電圧Vppを配列接地線10を経てトランジスタ4のソースSに接続するようにスイッチ14が構成されるように行なわれる。ビット線スイッチ431は、ビット線16がフローティング接続部に接続されてフローティング状態になるように設定される。フロートゲートトランジスタは基板内のソース領域がフロートゲートの下に在るように製作されているので、フロートゲート上の負の電荷は減少する。フロートゲートFGから除去される負の電荷量はプログラム操作を参照して上で説明したような種々の要因に依存している。負電荷が減少するとフロートゲートトランジスタを導通させるフロートゲートトランジスタのしきい値電圧が低下する。通常、数個の消去パルスを要求して、各パルスに検査周期を後続させることができる。pulse.【0019】読み取りモード中は、線28の消去信号および線30のプログラム信号は設定されず、線21の読み取り信号が設定される。8を経てトランジスタ4の制御ゲートに接続される。Vccが3Vであるときには、ワード線は読み取り操作用に約5Vに昇圧される。GROUND信号線10を経てトランジスタ4のソースに接続される。ビット線6は検知増幅回路内のビット線負荷による読み取り操作中は約1Vにバイアスされる、読み取り操作中は、消去されたセル(その中に“1”が記憶された状態にある)については、セルの導電率はビット線が検知用に接続されているとき電流がセルを通過する程度である。プログラムされたセル(その中に“0”が記憶された状態にある)の場合には、電流は実質的にはセル中を流れない。セルを流れる(または流れない)電流は、以下に詳細に説明するように、そのセルの状態を検出するために基準電流と比較される。cell.【0020】メモリアレイ中のフラッシュセルの操作について図2を参照してここに説明する。図1と共通の信号線または回路は図2に同一の参照番号を用いて示した。図2では電源は分かり易くするために図示されていないが、どの電圧が回路の各部分で要求されているかは、図1を参照すれば理解できる。FMnmを有するフラッシュメモリアレイ50が図示されており、そのおのおのは図1に示したセル2と同一であることができる。WLmに共通接続されている。30および28のそれぞれの制御信号PROGRAMおよびERASEに対応しており、行デコード回路56によりアドレスされたワード線に切り換えるように線29に適当なゲート電圧Vccxを供給する。BLmにより列線デコード回路58に共通接続される。行線デコード回路は、複数b個(この実施例ではb=8)のビット線BLoからBLmまでを選択し、図2にビット線スイッチ57のブロックとして示したように複数b個のビット線スイッチに接続する。BLmの8個のが列アドレス38により選択され8個のビット線スイッチ回路に接続される。25のビット線スイッチ57の出力は読み取り出力であって、検知増幅回路29に接続されている。検知増幅回路29は、複数の検知増幅器(本説明の実施例では共通周期中に8ビットを読み取ることができるように8個)を含んでおり、従って線25の出力は実際に複数ビット幅(本説明の実施例では8個)である。ビット線スイッチはプログラムロード32から線27の書き込み出力を受け取る。BLoまでのうち8個が選択的にプログラムロード32に接続される。27の入力もまた8ビット幅である。読み取り操作中は、選択されたビット線(複数のこともある)は検知増幅回路29に接続される。検知増幅回路29はまた線72の基準信号REFを受けてデータバス(DB)23に出力信号を発生するが、このデータバスは本説明の実施例では8ビットバスである。それぞれの出力信号は、各ビット線の信号を基準信号REFと比較することによって発生される。REF.【0022】特殊なセルをプログラムするために選ばれるときに、そのプログラムロードが選択された列に適用されるに過ぎず、従って選択されたセルと同じ行中の他のセルは不注意にプログラムされることがないことは評価される。選択されない列は、隣接する選択されたビット線からのカップリングを避けるために接地クランプされる。種々の操作用に配列内のセルの種々のノードに存在する信号の概要を図3に示す。消去操作中はメモリ配列内の全てのセルは消去されるが、ここで1つの配列が消去用の複数のセクタに分割され、従って配列の一部のみが任意の時に消去されることは、当業者によって評価されることである。消去操作中は、ビット線は、ソースに非常に高い電圧がかかるのでソース/ドレイン端子にかかるストレスを低下させるためにフロートすることができる。source.【0023】検知増幅回路29が電流を検知する検知増幅器である時には、線72の基準信号REFは電流基準信号である。検知が良好であるには容量性の平衡化が必要となるので、電流基準信号REFについてソースと関係するキャパシタンスが、選択されたセルを接続するビット線のキャパシタンスと十分に異なるかどうかという問題がある。これは単一のトランジスタフラッシュEPROMで達成されるものではない。各セルは1つのトランジスタのみを含んでいるので、一般にダイナミックRAM(DRAM)で実行されるような折り返しビット線構成を使用することは不可能である。原則的には8つのダミービット線を1列ごとの各ビット線との関連に於いて使用することができるが、これはレイアウト上での所要スペースを増加させることになり、チップが大きくなる。マッチング、検知の一貫性、入力に対するノイズを最低限に減少させることが必要なこと等によるものである。提供することのできるメモリ構造の一部を図示する。図4のメモリは2つの副配列、第1の副配列300および第2の副配列302を有する。2のゲート電圧スイッチ12、ソース電圧スイッチ52およびプログラム可能な負荷回路32は図4では分かりやすくするために省略されているが、かかる回路の分布が特異な実施に基づくものであることに注目すべきである。本発明は種々のアーキテクチャをもつ記憶装置において実施することができる。itの行デコード回路314および関連する第1の列デコード回路304とを有する。第2の副配列302は関連する第2の行デコード回路316および関連する第2の列デコード回路306とを有する。それぞれの行デコード回路はそれぞれの配列のn個のワード線を駆動する。行デコード回路に対するアドレス指定および制御の回路は説明を明瞭にするために図示されていない。それぞれの列デコード回路はそれぞれの配列の2方向のm個の列線をアドレス指定する。同様に列デコード回路に対するアドレス指定および制御の回路は説明を明瞭にするために図示されていない。メモリ構造もまた8つの検知増幅器312a〜323h、スイッチ回路310および基準回路308を含む検知増幅回路29を有している。322A~322hのそれぞれ1つからの入力とを受信する。is〜324hの出力を発生する。F.【0026】スイッチ回路310は選択的に基準信号を1組のスイッチ323a〜323hの1つの端子に共通接続される。320a〜320hの各1つに接続されたそれぞれの第2の端子を持っている。1つの端子に接続する。これらの各スイッチは読み取り線322a〜322hのそれぞれの1つに接続されたそれぞれの別の端子を持っている。320a~320hに接続するように、制御される。controlled.【0027】各配列300および302は能動配列であって、“疑似”配列ではない。各配列はデータビットを記憶するアドレス指定可能なメモリセルを含んでいる。300中のワード線が選択されないように、独立にアドレス指定可能である。secondの配列300および302の1つ中のアドレス指定されたメモリセルに関連したビット線と、第1の配列および第2の配列300および302のうちの別の1つ中の対応するビット線(ここではセルはすべてアドレス指定されていない)とに、接続する。304は、第1の配列300のm個のビット線の8つを読み取り線320a〜320hに接続し、また列デコード回路は、第2の配列302のm個のビット線の対応する8つを読み取り線322a〜322hに接続する。この文脈に於いて'対応するビット線”とは、アドレス指定されたメモリセルに接続されたビット線の垂直下(または場合によっては、上)にあるビット線、即ちアドレス指定されたメモリセルと同じ列アドレスを持っている別の副配列中のビット線を意味している。address.【0029】上述したように、各検知増幅器はアドレス指定されたセルのビット線の信号を基準回路308からの基準信号と比較する。cell.【0030】第1の配列300中のアドレス指定されたメモリセルに対しては、第2の配列302の対応するビット線に接続されたセルが、そのアドレス指定されたセルのビット線に接続されているのと同じ検知増幅器に列デコード回路306を介して接続されており、検知用の完全な容量性の整合が得られる。10,即ちセルがアドレス指定されていないビット線に接続されている。addressed.【0031】上記説明から、2つの配列の1つのみが能動化されたワード線を有し、一方各配列と関連した列デコード回路304および306が能動化されていることは明らかである。アドレス指定されたセルが消去されるかプログラムされるかによって、電流が流れるが、もしプログラムされないと電流は実質的に流れない。対応するビット線には、ワード線が選択されていない(すべて接地されている)ので、電流は流れない。flows.【0032】基準回路308は、スイッチ323aから323h、又はスイッチ321aから321hの組合せにより、基準電流を発生する。この基準電流は、センス増幅器312aから321hのそれぞれに、第1入力又は第2入力のいずれか一方において等しいものが流れる。input.【0033】上記の構成に於いて理解できるように、検知増幅器312a〜312hのそれぞれ2つの入力と関連したキャパシタンスは、各ビット線に接続された同数のメモリセルがあるので、平衡化される。2つの入力から取り出される電流の差が小さい電圧差を生じるが、この電圧差は検知増幅器によって検知することができる。オンチップノイズ(例えば列デコード回路内の結合による)が両ビット線に同等に影響を与える。検知増幅器は差分検知に依存しており、またこのノイズは共通モードである。mode.【0034】図5は図4の基準回路308を構成するために使用される本発明に従う基準回路を含むブロック線図である。この基準回路は線72のREFと記された基準レベルを提供する。図5に於いて、参照数字2は(図1に於けるように)検知用に選択されているフラッシュメモリセルを示している。スイッチ回路310は分かり易くするために図5では省略されている。図5の右側の残りのブロックは、図4の列デコード回路304(または306)の一部を形成する列選択スイッチ31を有する検知増幅回路312の主構成要素を示している。5に於いて、参照数字400は、列選択スイッチ31の抵抗を整合するように設けられた列選択整合回路を示している。この回路はまた線404の制御電圧Vrefによって制御されるソースフォローワバイアス回路402を含んでいる。列選択回路31および列整合回路400はソースフォローワバイアス回路402のそれぞれの入力に接続されている。線72の基準レベルREFから得られた線401の基準信号Srefが、ソースフォローワバイアス回路402を経て検知増幅器408の1つの入力に入る。検知されるべき信号である、選択されたメモリセル2からの信号Ssenseは、ソースフォローワバイアス回路402を経て検知増幅器408の第2の入力に入る。検知された信号は線324に出力される。76218)に与えられており、その内容は引用することによってこの明細書に組み入れられる。reference.【0035】図5はまた電流基準回路308の要素を示している。この基準回路は基準ブロック412を示す複数の点線内に図示した複数のフラッシュ基準セルを含んでいる。図5に示した実施例に於いて、複数のフラッシュ基準セルFR1、FR2、FR3の各々はそれぞれのフラッシュ基準セルのゲートを制御するためのそれぞれの基準ワード線RWL1、RWL2、RWL3、を有する。別の構成に於いては、フラッシュ基準セルは共通のワード線を持つこともできる。基準回路308は選択されたメモリセル中に記憶されたデータを読み取るための基準レベルREFを生成するためにのみ要求されるときには、原則的に1つのフラッシュ基準セルが要求される。下記の説明から明らかなように、2つ以上の基準セルを有することは著しく有利である。RWL2、RWL3のそれぞれの線のゲート電圧が、それぞれのセルをONにして検知用に充分なセル電流を供給するのに適当なレベルにあるときに基準電流を発生するように選択されたしきい値電圧VTHを有する。図5には、その配列のメモリセルと同一であるが併し最大の消去しきい値電圧と最低のプログラムしきい値電圧とを表わすように調整されたしきい値電圧を有する基準トランジスタを含む3つのセルが示されている。提供すべき種々の基準電圧レベルに応じて要求されるだけの適当な数のセルを使用することもできることは容易に理解できることである。description,線72には別の基準レベルがメモリの種々の動作をするために要求される。above)が、基準ブロック412の基準トランジスタにそれぞれの基準ワード線を介して印加される。選択されたメモリセル2にはワード線8を介して適当なゲート電圧が印加される。selected.【0036】選択されたメモリセル2に記憶されたデータビットを読み取るために、基準電流は、正常なプログラムされたセルを通過した電流と2分割回路460(解かりやすくするために図5から省略されている)によって消去された正常なセルを通過した電流との和の2分の1に設定されている。読み取りのためのレベルはここでは所謂“正常の読み取り”レベルとして引用されている。以上の説明から、プログラム操作と消去操作中にデータは各プログラムパルスまたは消去パルス後に検査される。これは選択されたメモリセルからのデータを、セルを通る電流と、上で説明したように最大消去しきい値電圧または最低プログラムしきい値電圧を使用して発生されたプログラム化レベルまたは消去レベルに匹敵する基準レベルとを比較することによって、“読み取る”ことによって行なわれる。reason,基準ブロック412内の基準トランジスタはそれぞれ異なるしきい値電圧VTHを持っている。circuit,そのプログラムされるべきセルのトランジスタのゲートに等価の電圧を印加し、そのセルを通過する電流を、プログラムされたセルの最低しきい値電圧に等しいしきい値電圧を有し且つプログラムされているセルに加えられた電圧と同じ電圧を基準セルのトランジスタのゲートに印加されている基準セルを通過する電流とを比較することによって、そのセルのプログラミングを検査することができる。印加される電圧の大きさは基準セル内に相当な検知電流を発生するに十分でなければならず、典型的には約7Vである。プログラム中のセルを流れる電流が基準セルを通過する電流よりも大きいと、その時にはプログラム中のセルに更に追加のプログラムパルスを与えた後追加のプログラム検査操作を行なうことが必要である。プログラム中のセルを通過する電流が基準セルを通過する電流よりも小さいと、プログラム中のセルはプログラムされたとして検査される。programmed.【0038】同様に、消去パルスが消去されるべきセルに加えられた後は、そのセルの消去は、分割回路を使用不能にした状態で、その消去されるべきセルのトランジスタのゲートの電圧を印加すること、および消去されたセルの最大しきい値電圧に等しいしきい値電圧を有し且つ消去中のセルに印加された電圧と同一の電圧を基準セル内のトランジスタのゲートに印加された基準セルを通過する電流を比較することによって、検査することができる。プログラム中のセルを流れる電流が基準セルを通過する電流より小さいと、その時には消去中のセルに更に追加の消去パルスを与えた後追加の消去検査操作を行なうことが必要である。消去中のセルを通過する電流が基準セルを通過する電流よりも大きいと、消去中のセルは消去されたとして検査される。印加される電圧の大きさは、基準セル内に相当な検知電流を発生するに十分でなければならず、典型的には約5Vである。5V.【0039】図7はフラッシュ基準セルにより引かれた電流と、セルのゲートに印加されるゲート電圧とのグラフである。セル電流とゲート電圧との関係が、消去されたセル、プログラムされたセルおよびその2つの中間で選択されたしきい値を有するセルについて示されている。曲線(a)は消去されたセルについての曲線であり、曲線(b)はプログラムされたセルについての曲線であり、また曲線(c)は中間レベルのセルについての曲線である。第1に図7は、所謂中間レベルセルを有することは、例えば4.5Vのゲート電圧に対しては実際には電流は供給されないので、有用ではないことを図示している。Aによって図示されている。曲線(d)は実際の基準レベルである。2分の1であり、セルがONになった場合には傾斜は正常傾斜と同じになる。この傾斜の変化は、図7に曲線(d)上のD点で示されている。曲線(d)にはゲート電圧4.5VのB点に検知用に十分な電流があることは、容易に理解できる。基準ブロック412は少なくとも曲線(a)および(b)を与えるしきい値電圧を有するトランジスタを含んでいることは容易に明らかである。(b).【0040】図7はまた基準回路に消去されたセルとプログラムされたセルの両方を使用することが望ましい理由について説明している。プログラムされたセルを使用しなかったとすると、曲線(d)は直線DCに沿って連続し、C点に於いてプログラムされたセル直線(b)と交差することになる。ゲート電圧がC点に於けるゲート電圧の価よりも大きいときは、プログラムセルは消去セルとして検知されることになる。実際にはこの点は、基準セルに対して通常期待されるゲート電圧である5Vよりもかなり上にある。電源電圧が増加するに従って検知限界を広くすることが望ましいことがある。increasing.【0041】消去作動中は、2分割回路を不能とした状態で、基準として消去基準セル線を利用する消去検査処置が要求される。この検査動作中は、しきい値電圧の低いほうのセルは通過され、またセルを通過できないときには更に消去作動が実行される。2分割回路が不能とされた状態で、プログラム検査処置が実行される。しきい値電圧の高いほうのセルは通過され、また更に通過出来ないセルについてプログラム操作が実行される。cell.【0042】ブロック412中の基準トランジスタ間の選択は、それぞれの基準トランジスタに関連した異なるワード線RWL1、RWL2、RWL3の選択に加えて、基準列選択回路414によって実行される。存在する基準トランジスタが1つのみであるときには、基準列選択は要求されない。31および列選択整合回路400と整合させるための回路がなければならない。基準回路308は線418の制御電圧Vrefによって制御されるソースフォローワバイアス回路416を含んでいる。404efおよび線418の制御電圧Vrefは同一の電圧でなければならず、これは共通の信号を使用することによって保証されることは容易に理解されよう。基準回路もまた電流ミラー回路420を含んでいる。基準ブロック412から選択された基準トランジスタからとられた基準信号Irefは、列選択回路414により選択されて、ソースフォローワバイアス回路416を経て電流ミラー回路の1つの入力422に供給される。424に接続されている。ダイオード接続されたp−チャネルトランジスタ424のゲートは別のp−チャネルトランジスタ426に接続されている。容易に明らかになるように、p−チャネルトランジスタ424、426は飽和状態に維持され、その結果トランジスタ424中の電流はトランジスタ426に鏡映される。415を経てトランジスタ430に流れる。REF,出力トランジスタ430と電流ミラー構成に於いて接続された複数のトランジスタに鏡映される。トランジスタ432を図5に示す。ina〜312hと関連したトランジスタ432のあることは、評価されよう。430のダイオード接続を必要とする。416および402によって同一レベルに維持されるので、必要ではない。基準信号Srefとして使用される。.【0043】更に、出力トランジスタ430のゲートを電流ミラー回路の第1の分岐428に復帰接続することは、フィードバックによる回路のパワーアップの速度にとって有利になる。feedback.【0044】図5の回路はまた線436のイネーブル信号ENABLEに応答して制御される高速プリチャージ回路434を含んでいる。436.【0045】図6に図5の基準回路308のトランジスタレベルの実施例を示す。n−チャネルトランジスタ444、446を有し、これらトランジスタは線418の制御電圧Vrefを受け取るように接続されたゲートを有し、またそれぞれダイオード接続されたトランジスタ424および電流ミラー回路420のトランジスタ426に接続されている。列選択回路414は、ソースフォローワバイアス回路416のトランジスタ444に接続され且つそのゲートの主選択信号YMrefによって選択される主選択トランジスタ448を有している。YNrefnによってそれぞれ別個に選択可能である。従属選択トランジスタ452の数は基準ブロック412中の基準フラッシュセルの数に等しい。“主”および“従属”なる用語は、従属段が不必要であるかまたは主段よりも重要度が低いことを含意しているものではないことは、評価されるところである。図6に於いて、2つの基準セルが2つの関連する従属選択トランジスタ452で示されている。415は、主平衡化トランジスタ450、および主平衡化トランジスタ450に接続された従属平衡化トランジスタ454を含んでいる。図6には従属平衡化トランジスタ454に接続された出力トランジスタ430が図示されている。図6にはまた、図5には示されていない2分割回路460が示されている。この2分割回路には、出力トランジスタ430に整合され、且つそれに並列に接続されたn−チャネルとら462が含まれている。n-チャネルトランジスタであり、そのソース/ドレイン経路は出力トランジスタ430およびこれと対をなすトランジスタ462のゲート間に接続されている。2分割回路460はまた位相反転器を含んでおり、位相反転器は線466の2分割信号を受け取り、また対結合のトランジスタのゲートおよび接地Vssの間に接続されたソース/ドレイン経路を有するn−チャネルトランジスタであるプルダウントランジスタ462に、その出力を供給する。430およびその対結合トランジスタ462のゲート電圧を一括結合する。462はONになり、従って基準電流の鏡映されている脚中の電流は2分され、その2分された電流は出力トランジスタ430を通って取り出され、また別の2分の1は対結合トランジスタ462を通って取り出される。その結果、回路72の基準レベルは2分されている出力トランジスタ430を通る電流に従って変調される。この状態で、プルダウントランジスタ470がOFFになる。この状態で列選択回路414からの電流のすべてが出力トランジスタ430より供給され、それに従ってまた線72の基準レベルが上昇する。increases.【0046】図6はまた高速プリチャージ回路434の実施例を示している。NANDゲート471を含んでいる。NANDゲートの第1の入力472は線436のENABLE信号を受け取るように接続されている。Vccに接続されている。NANDゲートの出力478は第2のp−チャネルトランジスタ480のゲートに接続されているが、このトランジスタも同様にそのドレインはNANDゲート471の第2の入力474に接続されており、またそのソースは電源電圧Vccに接続されている。484に接続され、またそのソースは電源電圧Vccに接続されている。Vccに接続され、そのドレインは第3のp−チャネルトランジスタ482に接続されており、またそのゲートはイネーブル信号ENABLEの逆バージョンを受けるように接続されている。VssとNANDゲート471の第2の入力474との間に接続されている。471.【0047】図6の回路が使用可能にされる前には、その回路へ電圧は供給されておらず、またイネーブル信号は低レベルにある。428、従ってまた線72のREF信号が接地接続される。level71の出力は高レベルになり、従ってまた第2のp−チャネルトランジスタ480と第3のp−チャネルトランジスタ482が共にOFFになる。device,またと第3のp−チャネルトランジスタ482はプリチャージ装置である。p−チャネルトランジスタ476はONであり、従ってNANDゲート471の第2の入力474は高レベルにある。484がOFFになり、線72のREF信号を解除する。NANDゲートの出力は低レベルになり、またp−チャネルトランジスタ482はONになる。REF信号を迅速にプルアップすることができる。p−チャネルトランジスタ480は、NANDゲート471の第2の入力474を、この段で高レベルに保持する。operatingの第2の入力474を接地させる。n−チャネルトランジスタ486はp−チャネルトランジスタ480の動作を抑制するように十分に大きい。トランジスタ486および480の相対的寸法に応じた時間後に、NANDゲート471の第2の入力474は十分に低レベルまで低下し、NANDゲートの出力は高レベルとなり、その結果p−チャネル482はOFFとなる。このようにして、REF信号はプリチャージパルスに従属する。REF信号をほぼその最終値である約1.5Vにプリチャージするように最適化される。1.5V.【0049】本明細書に於いて上に説明したような高速プリチャージ回路がないと、セル装置を流れる電流が低いので、REF信号は約1.5Vの最終値まで徐々に上昇する。VREF信号もまた上に説明したと同様の回路によって高速プリチャージすることが出来るであろう。circuitをプリチャージする上述したプリチャージ回路との組み合わせに於いて、基準回路全体を最終状態にまで迅速に駆動させることになるが、これは高速メモリアクセス時間には望ましいことである。DRAWINGS【図1】基本的フラッシュメモリセルにおいてセルに適用することのできる種々の信号レベルを示す説明図。cell.【図2】フラッシュメモリ配列の全体構造のブロック説明図。array.【図3】作動中のフラッシュメモリ配列内の各種のセルに適用される信号の図表形式での説明図。operation.【図4】本発明を適用することのできるフラッシュメモリ配列の全体構造の略図。invention.【図5】電流基準回路のブロック図。circuit.【図6】図5の電流基準回路のトランジスタレベルの実施例を示す図。FIG.【図7】基準回路に対する基準セルの選択を示すグラフ。前記第1の整合電流から生じた基準レベルを、第1の全基準レベルから第2の低下基準レベルに選択的に低下させるための分割回路とを備えることを特徴とする基準回路。levelの低下基準レベルを生成するための2分割回路であることを特徴とする基準回路。level.【請求項3】請求項2記載の基準回路に於いて、前記出力装置が出力トランジスタを有し、また前記分割回路が前記出力トランジスタに並列接続されたトランジスタと、並列トランジスタと出力トランジスタの制御端子間に接続された制御可能な経路を有する制御トランジスタとを有し、前記制御トランジスタは減少した信号を受け取るように接続された制御端子を有し、これにより、前記減少した信号が有効な場合に、前記第1の整合電池の半分は前記出力トランジスタを流れ、半分は前記並列トランジスタを流れることを特徴とする基準回路。transistor.【請求項4】請求項1ないし3のいずれかに記載の基準回路であって、基準セルが単一トランジスタフロートゲートセルであることを特徴とする基準回路。cell.【請求項5】請求項1ないし4のいずれかに記載の基準回路であって、異なる基準電流を発生するように操作可能な複数の基準セルと、前記基準セルのうちの1つを選択するための選択回路とを有することを特徴とする基準回路。for.【請求項6】請求項4又は5に記載の基準回路に於いて、前記基準セルが異なるしきい値電圧を有することを特徴とする基準回路。voltages.【請求項7】請求項5または6に記載の基準回路であって、前記選択回路が主選択段と、従属選択段とを有することを特徴とする基準回路。stage.【請求項8】請求項1ないし7のいずれかに記載の基準回路であって、前記第1の電流ミラー回路にバイアスをかけるためのバイアス回路を有することを特徴とする基準回路。circuit.【請求項9】請求項1ないし8のいずれかに記載の基準回路であって、前記基準レベルの生成前に前記第1の電流ミラー回路の第2の分岐をプリチャージするための予備のプリチャージ回路を有することを特徴とする基準回路。前記基準信号を受信するための1つの入力端子と、前記複数の記憶セルの選択された1つから信号を受信するための別の入力端子と、および前記基準信号と前記記憶セルの選択された1つからの信号との間の差の状態に依存する検知レベルを発生するための出力端子とを有する検知増幅器とを有することを特徴とする基準回路。cell.【請求項11】前記請求項10に記載の検知回路に於いて、前記検知増幅器が動的検知増幅器であることを特徴とする検知回路。amplifier.【請求項12】前記請求項10または11に記載の検知回路であって、請求項2乃至9のいずれかにおける基準回路を有することを特徴とする検知回路。