1ImagesAbstract【課題】オン抵抗Ronが小さい場合でも、比較器のオフセット電圧Voffの影響を低減して高精度な過電流検出が可能な過電流検出装置を提供する。【解決手段】FET(T1)のプラス側端子電圧V1と基準電圧V3との差(V1−V3)に比例する電流I2(=I1)を生成するカレントミラー回路3と、FET(T1)のマイナス側端子電圧V2と基準電圧V3との差(V2−V3)に比例する電流I5(=I3)を生成するカレントミラー回路4と、この電流I5と等しい電流I4を生成するカレントミラー回路5とを備える。抵抗R16に電流(I2−I4)を流すことにより、V1−V2(=VDS)に比例した大きさの電圧V16を発生させ、この電圧V16と(V1−V2)を足し合わせた電圧V5を、比較器CMP1に供給して、過電流判定電圧V4との比較を行う。その結果、比較器CMP1のオフセット電圧Voffの影響を低減することができる。図1Description本発明は、例えば直流負荷回路をオン、オフ動作するための半導体スイッチの端子間電圧を増幅し、増幅後の電圧と基準となる過電流判定電圧とを比較して、過電流の発生を検出する過電流検出装置に関する。車両に搭載されるパワーウインド駆動用のモータを制御する負荷制御回路では、直流電源とモータとの間にFET等の半導体スイッチを設け、該半導体スイッチのオン、オフを切り替えることにより、モータの駆動、停止を制御する。このような負荷制御回路では、負荷、或いはハーネスに短絡電流等の過電流が流れた際に、これを検出する過電流検出回路が備えられており、過電流を検出した際には、即時に半導体スイッチを遮断して半導体スイッチを含む回路全体を保護する(例えば、特許文献1参照)。図2は、従来における負荷制御回路の構成を示す回路図である。同図に示すように、負荷制御回路はバッテリVBと、モータ等の負荷101と、スイッチング用のFET(T101)と、を備えており、バッテリVBのプラス端子とFET(T101)のドレインが接続され、該FET(T101)のソースと負荷101の一端が接続され、他端とバッテリVBのマイナス端子がグランドに接地されている。FET(T101)のドレイン(電圧V1)は、抵抗R101,R102の直列接続回路を介してグランドに接地されている。抵抗R101とR102の接続点(電圧V4)は比較器CMP101のマイナス側入力端子に接続されている。FET(T101)のソース(電圧V2)は、比較器CMP101のプラス側入力端子に接続されている。FET(T101)のオン、オフを制御するためのドライバ102を備えており、該ドライバ102の出力端子は、抵抗R103を介してFET(T101)のゲートに接続されている。ここで、FET(T101)のドレイン、ソース間電圧VDSは、FET(T101)のオン抵抗をRon、ドレイン電流をIDとすると、次の(1)式にて示すことができる。...(1)そして、負荷101に過電流が流れ、IDが過電流状態となると、電圧VDSが増大し、(V1−V2)>(V1−V4)となり、比較器CMP101の出力信号が反転することにより、後段の回路(図示省略)にて過電流状態が検出され、ドライバ102へ駆動停止信号を出力する。その結果、FET(T101)がオフとされるので、回路を過電流から保護することができる。ここで、過電流として検出されるIDを過電流検出値Iovc、比較器CMP101のオフセット電圧をVoffとすると、次の(2)式が得られる。...(2)上記(2)式より次の(3)式が得られる。...(3)ここで、比較器CMP101にオフセット電圧Voffが存在しなければ、即ち、Voff=0であれば、過電流検出値Iovcは電圧V4及びFET(T101)のオン抵抗Ronで決まる一定値となる。比較器CMP101にオフセット電圧Voffが存在すると、過電流検出値Iovcがばらつき、そのばらつき量は、±Voff/Ronとなる。同一のオフセット電圧Voffに対しては、オン抵抗Ronが小さいほど、過電流検出値Iovcのばらつき幅が大きくなる。比較器CMP101のオフセット電圧(±Voff)のばらつき幅は、IC化のプロセスに依存し、通常のICでは±10[mV]程度となる。上記したように、比較器CMP101のオフセット電圧Voffは、過電流検出値のばらつきの要因となり、過電流検出値の精度を低下させてしまうという問題が発生する。今後FETのオン抵抗Ronが小さくなる傾向が進むと、より一層ばらつき幅が増大し、精度低下は益々大きくなり、何とか比較器CMP101のオフセット電圧の影響を低減したいという要望が高まっていた。本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オン抵抗Ronが小さい場合でも、比較器CMP101のオフセット電圧Voffの影響を低減して高精度な過電流検出が可能な過電流検出装置を提供することにある。上回った際に過電流の発生を検出することを特徴とする。請求項2に記載の発明は、前記第1の電流と同一となる電流(I2=I1)を生成して、前記基準抵抗の一端側より流出させる第1のカレントミラー回路と、前記第2の電流と同一となる電流(I4=I3)を生成して、前記基準抵抗の一端側に流入させる第2のカレントミラー回路と、を備えることにより、前記基準抵抗に差分電流(I2−I4=I1−I3)を流すことを特徴とする。請求項3に記載の発明は、前記第1のカレントミラー回路、及び第2のカレントミラー回路は、トランジスタ及び縮退抵抗を含むIC回路で構成され、前記トランジスタ特性のばらつきを前記縮退抵抗のばらつきに置き換えて、前記第1,第2のカレントミラー回路のばらつきが前記IC回路内部の縮退抵抗の抵抗値の相対ばらつきにのみ依存するようにしたことを特徴とする。上回った際に過電流の発生を検出するので、比較器に入力される電圧が増幅され、比較器のオフセット電圧Voffによる影響を低減することができる。その結果、高精度な過電流検出が可能となり、半導体スイッチ及び負荷回路を過電流から確実に保護することができる。請求項2の発明では、第1のカレントミラー回路を用いて電流I1と同一となる電流I2を生成し、第2のカレントミラー回路を用いて電流I3と同一となる電流I4を生成し、これらの差分電流を基準抵抗に流すことにより、端子間電圧VDSに比例した大きさの電圧を生成するので、簡単な構成で端子間電圧VDSに比例した電圧を生成することができる。請求項3の発明では、各カレントミラー回路を構成するトランジスタの特性のばらつきを、縮退抵抗の抵抗値の相対ばらつきのみに依存するようにしているので、カレントミラー回路全体のばらつきを低減することができる。IC回路の内部に設けられる抵抗は、湿度、温度などに起因してばらつきが発生しても、全体が同一にばらつくので、相対的なばらつきを抑制することができる。これに対してトランジスタは、ばらつきを抑えることができない。そこで、ばらつきを抵抗のみに依存させることにより、全体ばらつきを低減させることができる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の一実施形態に係る過電流検出装置を含む直流負荷回路の構成を示す回路図である。同図に示すように、この直流負荷回路は、バッテリVBと、該バッテリVBより電力が供給されて駆動するモータ、ランプ等の負荷1と、ドレインがバッテリVBのプラス端子と接続されソースが負荷1の一端と接続されるFET(T1)と、抵抗R3を介してFET(T1)のゲートと接続され、該ゲートに駆動信号を出力するドライバ2とを備えている。ドライバ2より出力される駆動信号によりFET(T1)のオン、オフが制御され、負荷1の駆動、停止を切り替えることができる。FET(T1)のドレインとなる点P1は、抵抗R1とR2との直列接続回路を介してグランドに接地されており、抵抗R1とR2の接続点P4は、比較器CMP1のマイナス側入力端子に接続されている。図1において抵抗R1,R2等の下に記載している数値、例えば抵抗R1の下に記載している「2K」は、この抵抗R1の抵抗値が一例として「2KΩ」であることを示している。他方、FET(T1)のソースとなる点P2(電圧V2)は、抵抗R16(基準抵抗)を介して比較器CMP1のプラス側入力端子となる点P5(電圧V5)に接続されている。点P1は、抵抗R20,R21の直列接続回路を介してグランドに接地されており、2つの抵抗の接続点はFET(T9;PMOS)のゲートに接続され、該FET(T9)のドレインは接地され、ソース(点P3、電圧V3)は増幅回路の基準電圧になっている。カレントミラー回路(第1のカレントミラー回路)3は、ベース同士が互いに接続された2つのトランジスタT2,T3(NPN型)と、トランジスタT2のコレクタと点P1との間に配置された抵抗R10と、トランジスタT2のエミッタと点P3との間に配置された抵抗R11と、トランジスタT3のエミッタと点P3との間に配置された抵抗R12とを備えている。トランジスタT3のコレクタとなる点P5(電圧V5)は、比較器CMP1のプラス側入力端子に接続されている。第2のカレントミラー回路は、カレントミラー回路4及び5により構成され、カレントミラー回路4は、ベース同士が互いに接続された2つのトランジスタT4,T5(NPN型)と、トランジスタT5のコレクタと点P2との間に配置された抵抗R15と、トランジスタT5のエミッタと点P3との間に配置された抵抗R14と、トランジスタT4のエミッタと点P3との間に配置された抵抗R13とを備えている。トランジスタT4のコレクタは、カレントミラー回路5に接続されている。カレントミラー回路5は、ヘッドルームとなる電源Vaddと、ゲート同士が互いに接続された2つのFET(T6,T7;PMOS)と、FET(T6)のソースと電源Vaddのプラス側出力端子との間に接続された抵抗R17と、FET(T7)のソースと電源Vaddのプラス側出力端子との間に接続された抵抗R18とを備えている。FET(T6)のドレインは、点P5に接続され、FET(T7)のドレインは、トランジスタT4のコレクタに接続されている。ここで、トランジスタT2に流れる電流をI1、トランジスタT3に流れる電流をI2、トランジスタT4に流れる電流、即ちFET(T7)に流れる電流をI5、トランジスタT5に流れる電流をI3、FET(T6)に流れる電流をI4とする。次に、上記の如く構成された本実施形態に係る過電流検出装置の動作について説明する。ドライバ2より、FET(T1)のゲートに駆動信号が出力されと、該FET(T1)がオンとなり、バッテリVBより負荷1へ駆動用の電源電圧が印加され、電流IDが流れて負荷1を駆動させることができる。この際、FET(T1)のソース、ドレイン間には、電圧VDSが発生する。従って、点P1の電圧V1と点P2の電圧V2の差分(V1−V2)は、電圧VDSとなる。電圧V1は、抵抗R1とR2で分圧され、接続点P4に発生する電圧V4が、過電流判定電圧として比較器CMP1のマイナス側入力端子に供給される。抵抗R20,R21の直列接続回路の両端には電圧V1が印加されるので、電圧V1を抵抗R20,R21で分圧した電圧がFET(T9)のゲートに加えられ、分圧された電圧に応じた大きさとなる電圧がFET(T9)のソースとなる点P3の電圧V3(以下、基準電圧V3という)となる。基準電圧V3は、バッテリVBの電源電圧V1の大きさに連動して変化し、(V1−V3)がV1=12[V]で約0.9Vとなるように抵抗R20,R21の抵抗値を設定する。図1に示す例では、抵抗R20を100[KΩ]、抵抗R21を500[KΩ]としている。カレントミラー回路3に設けられる抵抗R10、トランジスタT2、抵抗R11の直列接続回路には、電圧(V1−V3)が印加され、電流I1が流れる。トランジスタT3及び抵抗R12に流れる電流I2はI1と等しくなる。カレントミラー回路4に設けられる抵抗R15、トランジスタT5、抵抗R14の直列接続回路には、電圧(V2−V3)が印加され、電流I3が流れる。トランジスタT4及び抵抗R13に流れる電流I5は、I3と等しくなる。ここで、抵抗R15=R10、抵抗R14=R11となるように抵抗値を設定する。上記の電流I5は、カレントミラー回路5に設けられる抵抗R18及びFET(T7)に流れる電流と等しくなっている。従って、抵抗R17及びFET(T6)に流れる電流I4はI5と等しいので、結果として電流I4は電流I3と等しくなる。ここで、比較器CMP1のプラス側入力端子となる点P5には、電流I4が流入し、電流I2が流出している。点P5から比較器CMP1を見たときのインピーダンスは無限大であるから、電流I2とI4の差分は、抵抗R16を介して図中の右側から左側に向けて流れる。換言すれば、電流(I2−I4)=(I1−I3)が抵抗R16の右側から左側に向けて流れることになる。ここで、トランジスタT2及びT5のベース、エミッタ間電圧をそれぞれVbe2、Vbe5とすると、(I1−I3)は、以下の(4)式で示すことができる。...(4)ここで、R10=R15、R11=R14であり、Vbe2=Vbe5であるから、上記(4)式は、次の(5)式となる。...(5)ここで、抵抗R16の抵抗値が、R10+R11に等しくなるように設定すると、抵抗R16における電圧降下V16は、次の(6)式で示すことができる。...(6)従って、比較器CMP1により過電流判定電圧(V1−V4)と比較される電圧(V1−V5)は、次の(7)式で示すことができる。...(7)即ち、FET(T1)のドレイン、ソース間電圧VDSとなる電圧(V1−V2)は、2倍に増幅されて、比較器CMP1のプラス側入力端子に供給されることになる。従って、FET(T1)のオン抵抗Ronが小さく、ドレイン、ソース間電圧VDSが小さい場合でも、これを増倍させて過電流判定電圧との比較が可能となるので、比較器CMP1のオフセット電圧Voffの影響を受けにくくすることができる。換言すれば、上述した(3)式の、(Voff/Ron)の項で、等価的にRonを大きくすることができるので、Voffの影響を軽減することができ、過電流判定の精度を向上させることができる。上記の説明では、各トランジスタT2,T5のVbe2,Vbe5の動作抵抗を無視したが、実際には1.3[KΩ]程度の動作抵抗が存在するので、この動作抵抗分を加味して抵抗R16の抵抗値を設定している。図1に示す抵抗R10の抵抗値を5[KΩ]、抵抗R11の抵抗値を10[KΩ]とし、抵抗R16の抵抗値は、5+10+1.3=16.3[KΩ]としている。次に、抵抗R16の両端に生じる電圧V16のばらつきについて説明する。本実施形態では、比較器CMP1のオフセット電圧Voffの影響を低減するために、抵抗R16を用いて電圧V16を発生させ、これをVDSに加算する方法を採用しているので、電圧V16及び各カレントミラー回路3,4,5に生じるばらつきが、上記のオフセット電圧Voffのばらつきよりも小さいことが条件となる。[V16のばらつきについて]いま、下記のようにα、β、γ、δ1、δ2を決める。α:I1とI2の相対ばらつきβ:I3とI5の相対ばらつきγ:I5とI4の相対ばらつきδ1:R16と他の抵抗値の相対ばらつきδ2:(R10+R11)と(R15+R14)の相対ばらつきとすると、次の(8)式が得られる。V16=R16(1±δ1)(I2−I4)=R16(1±δ1){I1(1±α)−I3(1±β)(1±γ)}=R16(1±δ1)[{(V1−V2)+(V2−V3)−Vbe2}/(R10+R11)*(1±α)−{(V2−V3)−Vbe5}/(R15+R14)*(1±β)(1±γ)]=R16(1±δ1)(V1−V2)/(R10+R11)*(1±α)[1+{(V2−V3)−Vbe2}/(V1−V2)−{(V2−V3)−Vbe5}/(V1−V2)*(R10+R11)/(R15+R14)*(1±β)*(1±γ)/(1±α)]=R16(1±δ1)(V1−V2)/(R10+R11)*(1±α)[1+{(V2−V3)−Vbe2}/(V1−V2)−{(V2−V3)−Vbe5}/(V1−V2)*(1±δ2)(1±β)(1±γ)/(1±α)]...(8)ここで、Vbe2=Vbe5とすると、次の(9)式が得られる。...(9)ここで、R16=R10+R11であるから、(10)が得られる。...(10)VB=14.5Vのとき、CMP1が反転する(V1−V4)電圧は、190.8mVであるから、そのときのV1−V2は190.8/2=95.4mVとなる。シミュレーション結果から{(V2−V3)−Vbe2}=198.1mVとなるから、次の(11)式が得られる。...(11)従って、(10)式は以下の(12)式となる。...(12)ここで、V1−V3を小さく設定すれば係数は2.08よりは小さくなって行く。[NPNカレントミラーのばらつきについて]増幅回路では、NPNカレントミラーを2組使用している。これらのばらつきについては次のようになる。上記のように決めると、コレクタ電流のばらつきは、次の(13)式で表される。...(13)図1の回路のシミュレーション結果より、Ic=17.7μAとなり、R=10kΩであるから、gm*Rは、次の(14)式で示すことができる。...(14)従って、ΔIc/Icに対するΔIs/Isの影響は、ΔR/Rの1/6.8となり、また、ΔαF/αFはNPNだから無視できるので、ΔIc/IcはΔR/R(縮退抵抗のばらつき)のみに依存することになる。[PMOSカレントミラーのばらつきについて]PMOSカレントミラーのばらつきは次のように表される。いま、各記号を下記のように定義する。ΔVt:スレッショルド電圧のばらつきR:ソース縮退抵抗とすると、以下の(15)式が得られる。...(15)MOSカレントミラーのばらつきは、チャンネル形状のばらつきΔ(W/L)とスレッショルド電圧のばらつき(ΔVt)の2要因からなる。図1の回路ではR=10kΩ、Vt=0.6V、シミュレーション結果より、VGS=844mV、15=13.2μAであるから、次の(16)式が得られる。...(16)従って、図1の回路ではR=0Ωに比べて、R=10kΩを追加したことにより、ΔVtのばらつきは約1/2に低減されている。R=30kΩにすればΔVtのばらつきは1/4になる。Rを大きくして行けば、ΔVtによるIDのばらつきは、Rのばらつきに置き換えることができる。MOSカレントミラーのばらつきは、(15)式の第1項に示されるように、Δ(W/L)によるばらつきがある。このばらつきは形状を大きくすることにより低減することができる。上述のRを追加する効果と同じ効果はLを大きくしても得られる。Lを大きくすればΔ(W/L)によるばらつきも同時に改善できる。[まとめ]上述の説明から分かるように2組のNPNカレントミラー、及びPMOSカレントミラーにおける電流相対ばらつき(α、β、γ)は、縮退抵抗の相対ばらつきに置き換えることができる。従って、増幅回路に使用される抵抗の相対ばらつきをδとすると、δ=±δ2±β±γ±αとなり、(12)式は次の(17)式のようになる。...(17)(17)式において、“δ1”はR16の他の抵抗に対する相対ばらつきであり、αは抵抗の相対ばらつきに置き換えられるから、(1±δ1)(1±α)=1±δとなる。従って(2)式は最終的に次の(18)式のようになる。...(18)(18)式を用いて、CMP1正転入力端子に入力される信号電圧(V1−V5)を表すと次の(19)式のようになる。...(19)(19)式が増幅回路のばらつきを表す式である。ここで、δ=0.03とすると、(20)式となる。...(20)上式より、増幅回路のばらつきは3.48%となる。ここで、増幅回路のばらつきと、比較器CMP1のオフセット電圧Voffに起因して生じるばらつきとを比較する。上記したように、比較器CMP1のオフセット電圧Voffは、±10[mV]程度である。FET(T1)のドレイン、ソース間電圧VDSが約100[mV]で比較器CMP1が反転するように設定されるので、オフセット電圧Voffによるばらつきは±10%となる。本実施形態では、V1−V5で示される電圧を2倍としているので、オフセット電圧Voffによるばらつきは、±5%となる。従って、上記の3.48%が加えられることにより、本実施形態に係る過電流検出装置の過電流判定値のばらつきは、以下の(21)式で求めることができる。...(21)つまり、本実施形態に係る過電流検出装置では、過電流判定値のばらつきが±6.1%となり、従来の±10%よりも著しく小さくなっていることが理解される。このようにして、本実施形態に係る過電流検出装置では、スイッチング用のFET(T1)の端子間電圧VDSに比例する大きさを有する電圧V16を発生させ、該電圧V16とVDSとを足し合わせた電圧を過電流判定用の電圧として用いるので、比較器CMP1にて過電流判定電圧と比較する電圧値を増大させることができ、比較器CMP1のオフセット電圧Voffによる影響を低減することができる。これにより、高精度な過電流検出が可能となる。電圧V16を生成する際に用いるカレントミラー回路3,4,5の各構成要素が有するばらつきを考慮しても、上記(21)式で示したように、全体のばらつきが軽減されるので、確実に精度を向上させることができる。上記した実施形態では、抵抗R16に生じる電圧V16が、VDSと等しくなるように設定し、電圧(V1−V5)の値がVDSの2倍の大きさとなるように構成したが、本発明はこれに限定されるものではなく、他の倍率とすることも可能である。これは、抵抗R10,R11,R15,R14の大きさを適宜変更することにより、抵抗R16に流れる電流値を変化させることにより達成することができる。過電流の発生を高精度に検出する上で極めて有用である。本発明の一実施形態に係る過電流検出装置の構成を示す回路図である。従来における過電流検出装置の構成を示す回路図である。1のカレントミラー回路、及び第2のカレントミラー回路は、トランジスタ及び縮退抵抗を含むIC回路で構成され、前記トランジスタ特性のばらつきを前記縮退抵抗のばらつきに置き換えて、前記第1,第2のカレントミラー回路のばらつきが前記IC回路内部の縮退抵抗の抵抗値の相対ばらつきにのみ依存するようにしたことを特徴とする請求項1または請求項2のいずれかに記載の過電流検出装置。