ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24bitデータがADC出力レジスタにセットされるまでの時間です。DAC部は24bitデータが入力レジスタにセットされてからアナログ信号が出力されるまでの時間です。1kHzを基準にした値です。“0”の場合を除きます。modeで使用してください。clockは512fsを入力してください。modeで使用してください。この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。することでリセットがかかります。立ち上げてからのLRCKの立ち上がりの回数です。Semiconductorsの登録商標です。