■参加申込不要(先着順)検索条件を選択してください。※Ctrlボタンで複数選択が可能です※全てを選択する以外は└のある項目から選択して下さい。Device(MID)に使用されるような大規模SoCデバイスの設計要求について解説し、さらに、このような製品をリスクを最小化しつつ早期に市場投入するためには、SoCアーキテクトや設計者や検証エンジニアは、どのようにAMBAプロトコルベースの周辺IPと検証IPを利用して設計と検証を行うべきかについて焦点をあてます。Platform最先端プロセスでのライブラリまでを各プロセス世代に渡り、ARMフィジカルライブラリの特徴をご紹介します。Cortexプロセッサ・ファミリに最適化されたフィジカルライブラリを具体的な事例を含めてご紹介します。Cortex-M3でPowerを最適化した事例や、Cortex-A9でパフォーマンスを最適化した事例をご紹介します。等の御紹介と併せて最新技術(45nm/32nm)でのこれらの検証フロー技術ついて紹介いたします。Program)の最新モデルサポート状況と併せて、HiSIM2,HiSIM2-HVモデルの抽出技術をご紹介いたします。削減、設計検証を統一された環境で実現できる業界唯一の製品です。慣れ親しんだSpyGlassに僅かな設定を追加するだけで、パワーの削減効果を確認しながら、低消費電力化に適したRTL設計が可能になります。CPF/UPFに対応したパワー設計検証は、RTLからP/Gネット検証までサポートし、長期的にも安心してご活用いただけるアトレンタ社のソリューションです。靖シニアアプリケーションエンジニア大規模設計では、従来の設計制約を再利用することも多く、検証不足の設計制約を流用することで様々な問題を引き起こしています。トップ設計制約の作成検証に多くの時間を費やしています。SpyGlass-Constraintsは、設計制約に対し様々なチェック、検証を行い、問題点を明確にすることで、設計制約の品質を大幅に改善します。様々な事例を交え、今問題となっている点を明らかにし、最新の情報を御紹介いたします。寛フィールドアプリケーションエンジニアリングマネージャータイミングや配線混雑度の問題点はRTLの構造に深く起因しているにもかかわらず、デバッグのほとんどは時間がかかる割には効果の少ないP&R以後に行れています。いったフィジカルアウェアなデバッグをRTLの開発段階でできるようになります。セミナでは1T-Implementの特徴とその最新機能を紹介させていただきます。靖シニアアプリケーションエンジニア近年のSoCデザインには、多くのクロック・ドメインが存在します。これは非同期回路が加速度的に増えている事を意味しています。本セミナーでは、基本的なデザイン対策だけでなく、FIFO/handshakeを用いた同期化手法を用いたことによる検証対策手法の提案をいたします。擬似的にメタスタビリティを発生させ、チップレベルで影響がないかを検証する手法を御紹介いたします。削減、設計検証を統一された環境で実現できる業界唯一の製品です。慣れ親しんだSpyGlassに僅かな設定を追加するだけで、パワーの削減効果を確認しながら、低消費電力化に適したRTL設計が可能になります。CPF/UPFに対応したパワー設計検証は、RTLからP/Gネット検証までサポートし、長期的にも安心してご活用いただけるアトレンタ社のソリューションです。健一シニアフィールドアプリケーションエンジニア設計期間の短縮や再利用の促進の為、RTLの段階で設計の品質を高めていく事の重要性が増しています。RTLの品質を総合的に高めるには、リント、CDC、パワー、DFT、コンストレイント等の解析を、設計フローの中で計画的に実施していく運用メソドロジーが必要になります。本セミナーでご紹介するGuideWareは、SpyGlass製品群を活用して、設計の適切なフェーズで適切な解析を行うAtrenta社の推奨メソドロジーです。Association。