ポート2を有するマイクロプロセッサ(20)が含まれている。ブリッジ回路には、EISAバスに結合された制御ライン(32)と、マイクロプロセッサをタイムシェアリングでイネーブルにしてEISAバスを要求し使用するEISAインタフェース・コントローラ(22)が含まれている。ポート2に結合されたメモリ・モジュールであって、EISAバス上にシグナルを生成することなく、プライベート・バス上の命令を、直接、マイクロプロセッサに送信するメモリ・モジュール(23)が含まれている。プライベート・バスでのデッドロックを避けるため、ブリッジ回路には、マイクロプロセッサ(20)と、プライベート・バス(24)と、EISAインタフェース・コントローラ(22)に接続されたデッドロック・プリベンション回路(25)が含まれている。このデッドロック・プリベンション回路は、マイクロプロセッサとEISAバスとの間のデータ伝送のシリーズの間に、予め定めたイベント(図5,図6,図7)の生起を検出する。このような検出が行われると、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、当該シリーズが終わる前に、EISAバスとプライベート・バスとの間でのシリーズ・データ伝送を停止させ、しかも、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、EISAバスが獲得されるまで、プライベート・バス上のそのシリーズを再び開始させない。プライベート・バスで命令フェッチが行われる。本発明は、2つの全く異なるバスを相互結合するデジタル・ブリッジ回路に関し、特に、デッドロックすることなく高速でオペレーションを行うデジタル・ブリッジ回路の新規な構造に関する。従来、種々のデータ処理ユニットを接続することができ、これら接続された種々のデータ処理ユニットがデータを互いに送信することができる幾つかのタイプのバスを提供するのが普通である。このようなバスの2つの例としては、SCSIバスおよびEISAバスがある。SCSIバスおよびEISAバスは工業規格であり、これらの完全な仕様は誰でも手に入れることができる。92714から購入することができる。購入することができる。共に、一方のユニットから他方のユニットにデータを送信することができるデータ・ラインのセットが含まれている。SCSIバスおよびEISAバスは、ともに、制御ラインのセットが一意であるとともに、シグナル・プロトコルが一意であって、互いに、全く異なっている。その結果、SCSIバスに接続されているデータ処理ユニットがEISAバスに接続されているデータ処理ユニットに、データを送信するか、あるいは、EISAバスに接続されているデータ処理ユニットがSCSIバスに接続されているデータ処理ユニットに、データを送信するには、これら2つのバスを相互結合するブリッジ回路が必要になる。