このことは、ページ境界を超えようとしているので、マイクロプロセッサ20が一時的にEISAバス12の使用を放棄しなければならないことを表す。EISAインタフェース・コントローラ22に送信する。これらのシグナルはコンダクタ31aおよび31fで生じる。MREQ(i)をEISAバスに送信する。このことは、ブリッジ回路10によるEISAバスの終了を表す。シグナルをパルスとしてデッドロック・プリベンション回路25に送信する。コンダクタ31d上で生じる。コンダクタ30e上で生じる。シグナルのパルスに応答して、マイクロプロセッサ20は内部トランスミッタをプライベート・バス24に対してトライ・ステート条件にする。シグナルをEISAインタフェース・コントローラ22に送信する。コンダクタ32e上で生じる。解放することができることを表す。トランシーバに送信して、これらトランシーバをトライ・ステート条件にし、プライベート・バス24をEISAバス12から隔離する。ブリッジ回路10がEISAバス12の使用を停止すると、直に、EISAバスの別のユニットはブリッジ回路10内のマイクロプロセッサ20および/またはメモリ23へデータ転送を開始することができる。シグナルの次のセットを持つことができず、EISAバスを獲得しようとすることができない。ない場合には、次のようなデッドロック状態が生じることになる。マイクロプロセッサ20はプライベート・バスの制御を有し、しかも、EISAバスを獲得しようとしており、一方、EISAバスの別のユニットがEISAバスの制御を有しており、しかも、プライベート・バスを獲得しようとしているデッドロック状態が生じる。一時的にEISAバス12の使用を終了する。その場合には、図4に関連して既に説明したように、そのシリーズの全てのデータ・ワードは、最後のデータ・ワードを除いて、次々と、バーストモードで転送されることになる。当該シーケンスの最後のワードが送信されると、マイクロプロセッサ20は図7に従って、EISAバス12の使用を停止する。その後、マイクロプロセッサ20はEISAバスの使用を再び獲得し、図3および図4に従って、最後のデータ・ワードを転送する。プリベンション回路25は検出することができる。4つのバイト・イネーブル・シグナルが含まれる。これらのバイト・イネーブル・シグナルは、どれも、trueではない。データ転送は非ダブル・ワード境界で終わる。上述したシグナル条件が存在するか否かが、デッドロック・プリベンション回路25によりチェックされる。後に、マイクロプロセッサ20は、再び、図3のシグナル・シーケンスを開始させて、EISAバス12の使用を獲得する。同時に、EISAバス12の別のユニットはEISAバス12から、マイクロプロセッサ20またはメモリ23へ、データ転送を試みることができる。このようなデータ転送が行われた場合は、デッドロック状態はプライベート・バス24上で生じない。トライ・ステートにされるからである。以上、本発明の好ましい実施の形態を詳細に説明した。本発明の性質および精神を逸脱することなく、上述した好ましい実施の形態を種々変更および修正することができる。ICチップに限定されるものではない。このチップに代えて、マイクロプロセッサ20は、プライベート・バス24およびEISAバス11に接続することができる任意のマイクロプロセッサでも良い。ICチップに限定されるものではない。このチップに代えて、EISAインタフェース・コントローラは、既に説明したコンダクタ32a〜32d上の制御シグナルにより、EISAバスとインタフェースすることができる任意の論理回路でも良い。同様に、メモリ・モジュール23は特定のタイプのメモリICチップに限定されるものではない。RAM)チップか、あるいは、リード・オンリ・メモリ・チップのいずれかにすることができる。ICチップに限定されるものではない。これに代えて、デッドロック・プリベンション回路25は、既に説明した、マイクロプロセッサ20およびEISAインタフェース・コントローラ22と相互結合することができる任意のデジタル・ステート・マシンにすることができる。circuit)チップとしてインプリメントされるステート・マシンとすることができる。図7において、デッドロック・プリベンション回路が検出するページ境界は、1024ワード・ページ境界に限定されるものではない。任意のサイズのページ境界を検出することができるようにすることもできる。ビットとして検出することができる。ビットとして検出することができる。