9020BV)のアプリケーション・ノートである。Processorである。ICチップを、他のサポート回路とどのように相互結合することができるかが分かる。ICチップは、オペレーション中に命令を順次にリード(read)し実行するマイクロプロセッサである。この出版物の図1のブリッジ回路の大きな欠点は、マイクロプロセッサに対する命令を、EISAバスに接続しなければならないメモリにストアしなければならず、EISAバスを介してリードしなければならない。よって、各命令をリードするには、EISAの使用を要求することになる。不幸にも、EISAバスの使用要求と、その後にEISAバスの実際の使用認可との間に、EISAバスのレイテンシ・タイム期間がある。任意の時点で、幾つかの他のデータ処理ユニットもEISAバスの使用を要求することになるので、このレイテンシ・タイム期間が生じる。このようにレイテンシ・タイム期間があるので、ブリッジ回路の全体的な性能が著しく損なわれる。いうのは、マイクロプロセッサに対する命令が頻繁にリードされるからである。従って、本発明の主な目的は、EISAバスとSCSIバスの間にあるブリッジ回路の構造であって、マイクロプロセッサが本質的にノー・レイテンシ・タイムで命令をフェッチするブリッジ回路の改良した構造を提供することにある。発明の開示本発明によれば、SCSIバスとEISAバスを相互結合するブリッジ回路が、改良した方法により提供される。ポート2を有するデュアル・ポート・マイクロプロセッサと、2)EISAバスおよびトランシーバに結合された制御ラインを有し、マイクロプロセッサをイネーブルにしてEISAバスの使用を要求しEISAバスを獲得するEISAインタフェース・コントローラとが含まれる。本発明の1つの態様によれば、ブリッジ回路には、内部メモリ・モジュールが含まれる。ポート2に結合されている。その結果、本来、EISAバスを獲得するのにかかるレイテンシ・タイム期間は、完全に回避される。本発明の他の態様によれば、ブリッジ回路には、マイクロプロセッサと、プライベート・バスと、EISAインタフェース・コントローラとに結合されているデッドロック・プリベンション回路がさらに含まれる。このデッドロック・プリベンション回路は、プライベート・バスとEISAバスの間で、データ・ワードの連続的なシリーズを転送する中で、予め定めたイベントの生起を検出する。デッドロック・プリベンション回路は、予め定めたイベントを検出すると、データ・ワードのシリーズが終わらなくても、マイクロプロセッサをディレクトして、データワードのシリーズの伝送を一時的に停止する。デッドロック・プリベンション回路は、マイクロプロセッサをディレクトし、プライベート・バスとEISAバスの伝送をトライ・ステートにする。デッドロック・プリベンション回路が検出するイベントであって、上述した予め定めたイベントの1つの具体的な例としては、マイクロプロセッサがEISAバスの使用を一時的に停止しなければならないことを表すEISAからのシグナルを受信するというイベントがある。boundary)を超えようとしていることを示すアドレスが生起されるというイベントがある。別の例としては、データ伝送のシリーズの最後のバイトが非ダブル・ワード境界で生起することを示す制御シグナルが生起されるというイベントがある。上述したイベントのいずれが生起されても、マイクロプロセッサがEISAバスの使用を最初に再獲得するまでは、当該シリーズの次のワードをプライベート・バス上に供給しても、データ伝送を続行することができない。次のようなデッドロックが生起される。マイクロプロセッサは当該シリーズの次のデータ・ワードをプライベート・バス上に送信し、EISAバスの使用を獲得するために待つ。これと同時に、EISAバスに接続されている別のユニットがEISAバスの使用を獲得し、データをブリッジ回路のプライベート・バスを介して送信しようとするデッドロックが生じる。図面の簡単な説明図1は本発明の好ましい実施の形態を示すブリッジ回路のブロック図である。図2は、命令が図1のブリッジ回路内のメモリからリードされたときに生じる種々の時間間隔と、EISAバスに接続されているユニットと図1に示すブリッジ回路との間でデータが転送されたときに生じる種々の時間間隔とを示すタイミング図である。図3は、ブリッジ回路がEISAバスの使用を最初に獲得したときに、図1のブリッジ回路内で生起される第1のシグナル・シーケンスを示す図である。図4は、図1のブリッジ回路と、EISAバスに接続されている別のユニットとの間でデータ伝送のシリーズが生起されたときに、ブリッジ回路で生じる第2のシグナル・シーケンスを示す図である。図5は、EISAバスのユニットにより、図1のブリッジ回路がEISAバスを介して行っているデータ伝送のシリーズを、一時的に、強制的に、停止させられるときにブリッジ回路で生じる第3のシグナル・シーケンスを示す図である。図6は、図1のブリッジ回路の内部メモリからプライベート・バスを介して命令がリードされたときにブリッジ回路で生じる第4のシグナル・シーケンスを示す図である。ページ境界を超えたためか、あるいは、データ伝送のシリーズの最後の伝送が非ダブル・ワード・アドレス上で終了したために一時的に強制的に停止されたときに生じる第5のシグナル・シーケンスを示す図である。発明を実施するための最良の形態本発明の好ましい実施の形態を構成するブリッジ回路10の構成とオペレーションを図1を参照して詳細に説明する。図1から分かることであるが、このブリッジ回路10によりSCSIバス11とEISAバス12が相互結合されている。SCSIバス11とEISAバス12は、それぞれ、シグナル・ラインのセットを有し、バスを獲得しデータを伝送するためのプロトコルを有する。2に転送することができる。ブリッジ回路10には、次のような主なコンポーネントが含まれている。メモリ・モジュール23と、プライベート・バス24と、デッドロック・プリベンション回路25とが含まれている。これらのコンポーネント20〜25は、全て、図1のブリッジ回路10内で相互結合してある。25を次のようにインプリメントしてある。