このような検出が行われると、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、当該シリーズが終わる前に、EISAバスとプライベート・バスとの間でのシリーズ・データ伝送を停止させ、しかも、デッドロック・プリベンション回路はマイクロプロセッサをディレクトして、EISAバスが獲得されるまで、プライベート・バス上のそのシリーズを再び開始させない。プライベート・バスで命令フェッチが行われる。備えたことを特徴とするブリッジ回路。前記マイクロプロセッサが前記EISAバスの使用を一時的に停止することを表していることを特徴とするブリッジ回路。ステートへの遷移を表すことを特徴とするブリッジ回路。請求項1において、前記予め定めたイベントは、前記マイクロプロセッサから前記EISAバスへのアドレス・シグナルであって、ページの終わりのアドレスを表すアドレス・シグナルを伝送することであることを特徴とするブリッジ回路。請求項4において、ページの終わりのアドレスとして指定するアドレス・シグナルは、各ビットがTrueステートであり、連続する階乗のアドレス・ビットのセットであることを特徴とするブリッジ回路。請求項1において、前記予め定めたイベントは、前記マイクロプロセッサから前記EISAバスへのシグナルであって、前記マイクロプロセッサと前記EISAバスの間のデータ伝送が非ワード境界で終わることを表すシグナルの伝送であることを特徴とするブリッジ回路。シグナルを生成することを特徴とするブリッジ回路。請求項1において、前記デッドロック・プリベンション回路はデジタル論理ステート・マシンであることを特徴とするブリッジ回路。ICチップであることを特徴とするブリッジ回路。ICチップであることを特徴とするブリッジ回路。モジュールICであることを特徴とするブリッジ回路。請求項1において、前記メモリ・モジュールは、リード・オンリ・メモリ・モジュールICであることを特徴とするブリッジ回路。environments。