Systemsが、3nmプロセスを適用したチップの開発を進めている。早ければ2018年後半にも開発が完了する見込みだとしている。Systems(以下、Cadence)とベルギーの研究開発機関であるimecは、64ビットプロセッサ(名称は未定)向け3nmチップのテープアウトに向けて開発を進めていることを明らかにした。EUV(極端紫外線)リソグラフィと液浸リソグラフィを組み合わせ、実用段階のチップを2018年後半に完成させることを目指しているという。System)ファイルの作成と検証を行ってきた。Pitch)が42nmの金属スタックを形成したという。3nmチップは、この金属スタックをベースにしている。imecは、マスクとリソグラフィの開発に着手し、当面は、ダブルパターニングEUVとSAQP(自己整合四重パターニング)液浸プロセスの適用を目指すという。今後、EUVスキャナーで単一パスを使用するプロセスの最適化を徐々に進めていく考えだ。半導体製造工場が、開発が進められている開口数が高いEUVシステムを導入して、3nmチップを製造できるようになるかもしれない。3nmプロセスのチップは、早ければ2023年にも生産が開始されると期待される。TSMCは2017年10月、台湾に3nmプロセスを適用する製造工場を建設する計画を発表した。建設は、2022年までに完了する予定だという。Cadenceとimecは、これまでの5nmプロセスの共同研究開発を拡張する形で、3nmプロセスの研究を2年間行ってきた。Metcalfe氏は、具体的な情報は明らかにしなかったが、「より微細な配線の形成に対応するために、デジタル実装フローを改善した。3nmプロセスの新しい設計ルールは、確実に完成に近づいている。当社の顧客が今後数年以内に3nmチップを生産する際、EDAツールをしっかりと利用できるよう、われわれは初期段階で見通しを立てておく必要があった」と説明した。Kim氏は、3nmチップの特徴として、最初の2つの層に、従来とは異なるメタライゼーション技術と、コバルトのような金属を使用する可能性を挙げている。16nm/14nmプロセス以降で使用されているFinFETではなく、ナノワイヤーやナノシートといった新しいトランジスタ設計を適用することも考えられる。売買が企業間で繰り返された。いう「ジョーカー」を巡る「ババ抜き」だったのかもしれない——。Computing)向けチップの需要の高まりにより、堅調な成長を続けている。7nmや5nmプロセスの開発も順調だとする。Xなどで増大TSMCによれば、10nmプロセスチップのニーズが増大しているという。TSMCにおいて10nmプロセスの売上高は確実に増加していて、2017年7月時点で同プロセスの売上高は全体の10%を占めるまでになっている。Initiativeの調査によると、EUV(極端紫外線)リソグラフィの実用化に対する業界の見方は、だいぶ前向きになっているようだ。台湾の半導体ファウンドリーUMCが、2018年度の設備投資費を大幅に削減する。激しい競争が続く28nmプロセスでの売り上げが伸び悩んだことが要因だ。LLC.ITmediaはアイティメディア株式会社の登録商標です。