BIGLOBEなんでも相談室こんにちはゲストさん。>>解決済みの質問Verilog-HDLでの記述方法Verilog-HDLで回路を記述しているのですが、疑問点があるので質問させていただきます。回路記述はおおまかに以下のようなものです。.C(C));endmoduleこの回路への入力は上位モジュールから与えられるとします。err;という記述を追加してみたのですが、どうもA[0]には不定値が入り込んでいるようです。17:00:39通報するQNo.5509983iy0kan困ってます質問者が選んだベストアンサーテストベンチで下記のように記述するのが普通です。1'b0;end***はインスタンス名です。不定が入ったのは信号がぶつかっているからです。19:24:47補足ご回答ありがとうございます。テストベンチで記述するのが普通なんですか。いうことは、たとえばこの回路への入力が他のモジュールの出力だった場合、この上のモジュールで故障の仮定をしないといけないっていうことになるわけですね。回答(2)ANo.2ICE_FALCON#1です。この回路への入力が他のモジュールの出力だった場合、この上のモジュールで故障の仮定をしないといけないっていうことになるわけですね。A[0]を直接1'b0にできますよ。上のモジュールでは1'b0にならないはずです。非常に言葉足らずで申し訳ないです。究極の目的としてはこのモジュール内で故障を仮定できるかどうかということを知りたかったのですが、それはできないということで解決いたしました。ありがとうございました。Verilog-HDLからVHDLへ変換をしています。Windows上で動作するフリーのverilog-HDLシミュレータを探しています。verilogで以下のようなコードだと、エラーが起こります。Verilog_HDLで3_5セレクタを作成しているのですが、うまくいかないので助けてください。a,bともに正の数(15bit目が0のとき)のみしか計算が合いません。以下のプログラムを入力し、試してもうまくいきません。どこがいけないのでしょうか。似たような質問で申しわけないです。Reserved.掲載情報の著作権は提供元企業等に帰属します。