[0001]【産業上の利用分野】本発明は、ゲート電極の配線抵抗が非常に小さく、しかもオフリーク電極の極めて少ない薄膜半導体装置およびその製造方法に関する。Memories)等に応用されている。like.【0003】しかしながら、従来の薄膜トランジスタにおいては、ゲート電極は不純物添加された多結晶シリコン膜1層のみで形成されていた。year}.【0004】この従来のゲート電極を液晶ディスプレイに応用した場合の問題点を以下に述べる。below.【0005】第1の問題点は、ゲート線断線が線欠陥となり、この線欠陥が液晶ディスプレイの品質を低下させ、歩留りを低下させることである。液晶ディスプレイの駆動方法としては、通常、ゲート線に左右両側からゲート信号を入れる。1点で断線していても、ゲート線には両側からゲート信号がくる。ところが、ゲート線の抵抗が高い場合にはゲート信号の遅延が無視できなくなり、断線付近の画素の応答の遅れが目立つようになる。ゲート線とソース線の短絡が発生した場合にはこの短絡点の両側のゲート線を切断して短絡の影響をなくしたいところだが、ゲート線抵抗が高いために逆に線欠陥になってしまう。ゲート線が低抵抗化できれば、この両側からくるゲート信号の遅延は問題にならない程度に小さくなり、液晶ディスプレイの表示画面にはなんら影響がでなくなる。display.【0006】第2の問題点は、フリッカすなわち画面のちらつき、あるいは表示ムラを抑えることができないことがある。large,前記矩形パルスの波形がなまってしまい画素トランジスタの立ち上がり特性がばらつき、その結果、フリッカとなって現れる。ゲート線抵抗が高いと時定数τが大きくなるのでフリッカを抑えることはできない。flicker.【0007】そして、従来のゲート電極を、大画面あるいはハイビジョン液晶ディスプレイに応用していく場合には上記の問題点は、さらに顕著になる。/□程度にしか下がらない。低抵抗化するには、膜厚を5000Å以上にすることが必要となる。But,これでは素子の表面の凹凸が大きくなり、その上に形成される膜あるいは配線の段差被覆性に問題を生じ、歩留り低下の大きな要因となる。loss.【0009】第4の問題点は、低抵抗化を目的としてシリサイドを用いた場合に、石英基板に対するシリサイドの応力が大きいことである。従って、石英基板上のシリサイド膜は応力を受けて、膜にクラック等が入りやすくなるものと考えられる。これも歩留り低減の原因になる。reduction.【0010】一方、薄膜トランジスタのオフ領域におけるリーク電流(以下、オフリーク電流という)が大きいと、画素の保持特性が劣化する。このため、優れた液晶ディスプレイを実現するには、オフリーク電流を低減させることが必要となる。通常の薄膜トランジスタのオフリーク電流は、ドレイン領域近傍の電界強度に強く依存しており、ゲート電圧をオフ側に大きくしてゆくとオフリーク電流は大きくはね上がる。((Lightlydopeddrain)構造あるいはオフセットゲート構造を形成することが有効であることが従来より知られている。structure.【0011】しかし、従来のLDD構造あるいはオフセットゲート構造を作製する場合には、異方性エッチングを利用してゲート電極の側壁を設けるなどの複雑な工程を必要としていた。etching.【0012】すなわち、上記のような従来の方法の問題点を解決するためには、ゲート電極のシート抵抗の値を従来の3分の1の5〜8Ω/□程度に下げる必要がある。451}.【0013】図18は多結晶シリコン/シリサイド/多結晶シリコンの3層膜を1回のフォトエッチングすることによって形成されたゲート電極を含む薄膜トランジスタの構造を示す断面図である。182は半導体薄膜、183はソース領域、184はドレイン領域、185はゲート絶縁膜である。film,188は最上層の多結晶シリコン膜を示しており、これらは3層ゲート電極を構成している。189は層間絶縁膜、190はソース電極、191はドレイン電極である。18,中間層のシリサイド膜が速くエッチングされてオーバーハング形状になってしまう。189の段差上での被膜性が悪くなり、その上に形成される配線の断線率が大きくなってしまう。resistance,かつオフセットゲート構造を実現することは難しかった。[0015]【発明が解決しようとする課題】本発明の目的は、このような低抵抗なゲート電極を用いてオフセットゲート構造の薄膜半導体装置を従来のプロセスと比べても難しくない方法で実現させ、オフリーク電流が小さく、しかもゲート線抵抗の低い優れた薄膜半導体装置を提供することにある。two層構造の上に積層された最上層の高抵抗の多結晶シリコン膜とから構成される3層ゲート電極であることを特徴とする。おいて、前記ゲート絶縁膜の上に形成されるゲート電極は、最下層の不純物添加された多結晶シリコン薄膜と、中間層のシリサイド膜と、これら2層構造の上に積層された最上層の多結晶シリコン膜とから構成される3層ゲート電極であり、かつ前記最上層の多結晶シリコン膜のパターンをマスクとした不純物のイオン注入により形成されたLDD構造を有することを特徴とする。film.【0018】ここで、請求項1または2に記載の薄膜半導体装置において、前記2層構造のパターン寸法は、前記最上層の高抵抗の多結晶シリコン膜のパターン寸法よりも小さく、かつ、前記2層構造のパターンは、前記最上層の高抵抗の多結晶シリコン膜のパターンにより完全に覆われていてもよい。film.【0019】請求項1または2に記載の薄膜半導体装置において、前記ソース領域およびドレイン領域は、前記最上層の高抵抗の多結晶シリコン膜のパターンに対して自己整合的に形成されたものであってもよい。)からなる群より選ばれた材料を含むものでもよい。of.【0021】請求項1または2に記載の薄膜半導体装置において、前記3層ゲート電極における最下層の不純物添加された多結晶シリコン薄膜は、リン、砒素、およびボロンからなる群より選ばれた不純物元素が添加されたものであってもよい。membrane,(f)レジストパターンを形成し、該レジストパターンをマスクとしてエッチングを行い、前記最上層の高抵抗の多結晶シリコン膜をレジストパターンと同じパターンに加工する工程と、(g)前記レジストパターンをマスクとして不純物をイオン注入することにより、前記高抵抗の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成する工程と、(h)前記レジストパターンを剥離した後に、層間絶縁膜を成膜する工程と、(i)フォト工程により、前記層間絶縁膜にコンタクトホールを形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を少なくとも有することを特徴とする。より、前記層間絶縁膜にコンタクトホール形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を含むものでもよい。regions.【0024】請求項8記載の薄膜半導体装置の製造方法において、前記(h′)工程および(i′)工程に代えて、(h′′)前記最上層の多結晶シリコン膜のパターンをマスクとして不純物をイオン注入することにより、前記最上層の多結晶シリコン膜のパターンに対して自己整合的に前記第1の半導体層にソース領域およびドレイン領域を形成すると同時に、前記シリコン膜とシリサイド膜の2層膜のパターンに対して自己整合的にLDD領域を形成する工程と、(i′′)層間絶縁膜を成膜する工程と、(j)フォト工程により、前記層間絶縁膜にコンタクトホールを形成して前記ソース領域およびドレイン領域の上に電極を形成する工程を含むものでもよい。CVD)法、スパッタ法、または拡散法の方法によりなされてもよい。参照して本発明の実施例を説明する。drawings.【0027】[実施例1]まずはじめに、本発明の薄膜半導体装置の第1の実施例であるオフセットゲート構造を有する薄膜トランジスタの断面構造を図1に示す。図1において符号1は絶縁性透明基板、3は多結晶シリコン膜、4はゲート絶縁膜である。5は最下層の不純物添加された多結晶シリコン膜、6は中間層のシリサイド膜、7は最上層の高抵抗の多結晶シリコン膜をそれぞれ示し、これらは、3層ゲート電極を構成している。8はソース領域、9はドレイン領域、11は層間絶縁膜、12はソース電極、13はドレイン電極をそれぞれ示す。1をオフセット長と呼ぶ。length.【0028】次に、図1に示したようなオフセットゲート構造薄膜トランジスタの製造方法を図2〜図13を参照して説明する。