[0001]【発明が属する技術分野】本発明は、インダクタ素子及びその製造方法に関し、特に平面形成型のインダクタ素子及びその製造方法に関する。IC)等に用いられる従来のインダクタ素子としては、例えば図8に示すように、スパイラル型のインダクタ素子がある。図8(A)は従来のインダクタ素子の平面図であり、図8(B)は図8(A)のx−x′線の断面を模式的に示した図である。(A).【0003】図8を参照して、従来のインダクタンス素子は、半導体基板11上に第1の絶縁層12を400nm程度の膜厚で形成し、その上に第1の導体層13を700nm程度の膜厚で形成する。6(B)参照)、スルーホール16及び16′を形成する。'.【0005】その後、第2の導体層10をスパイラル形状に厚さ2μm程度で形成して製造される。firstの導体層13と第2の導体層10はスルーホール16を介して電気的に接続されている。firstの導体層13と、第2の導体層10及び不図示の外部回路へつながる別の第2の導体層10′とがそれぞれ電気的に接続されている。connected.【0007】一方、図8に示す従来のインダクタンス素子に対して、図9に示すように、スパイラルの中心から外部回路への接続をとる引き出し線をエアブリッジ62にて形成するようにした構成もある。2−421、1992年発行)には、インダクタ部を平板形を折り畳んだ構造のU字型とし低抵抗のまま占有面積を小型化する構成が提案されている。[0008]【発明が解決しようとする課題】しかしながら、上記従来技術には下記記載の問題点がある。described.【0009】すなわち、第1の問題点は、図8に示すインダクタ素子において、引き出し線として用いる第1の導体層13の抵抗率が大きく、インダクタ素子の伝送ロスの増大を招いたり、直流的には電圧降下の増大を招いたりするという欠点を有していることである。14を、図7に示すように厚く形成することが必要とされる。1314の膜質の均一性を確保することが困難となり、前述のエッチバックの際の第2の絶縁層14のエッチングレートに差が生じ、平坦化を行なっても均一に平坦化されずに断差が残るという不都合を生じる(図7(B)参照)。1の導体層13は厚さを厚く形成できなかった。thickness.【0013】また、図9に示す前記従来のインダクタ素子は、図8に示す前記従来のインダクタ素子における引き出し線部をエアブリッジ62で構成しているため、前述のように引き出し線の抵抗率を大きくすることなく、スパイラル型のインダクタンス素子を構成することができる。element.【0014】しかるに、エアブリッジによる空中配線は物理的外力により破損し易いという欠点がある。ICチップの量産化に不都合であった。chip.【0015】従って、本発明の目的は、上記従来技術の問題点を解消し、スパイラル型インダクタ素子の引き出し線部の配線をエアブリッジ構成を用いることなく、また製造工程における平坦化を劣化することなく、低抵抗化を実現し大幅な性能改善を達成可能とするスパイラル型インダクタ素子及びその製造方法を提供することにある。firstの導体層と前記第2の導体層とを電気的に接続するスルーホールと、を有し、前記第2の導体層は所望のインダクタンス値を得るようにパターン形成されてインダクタ部を構成し、前記第1の導体層が前記インダクタ部と外部回路とを電気的に接続してなることを特徴とするインダクタ素子を提供する。invention,前記溝部に形成される前記第1の導体層が、所望のインダクタンス値を得るようにパターン形成されて第2のインダクタ部を構成すると共に、前記第2の導体層からなるインダクタ部を外部回路とを電気的に接続するように構成してもよい。grooveの導体層が所望のインダクタンス値を得るようにパターン形成するように構成してもよい。value.【0019】そして、本発明は、(a)半導体基板に溝部を形成する工程と、(b)少なくとも該溝部の表面を覆うように第1の絶縁層を形成する工程と、(c)前記溝部に第1の導体層を形成する工程と、(d)少なくとも前記第1の導体層を覆うように第2の絶縁層を形成する工程と、(e)前記第2の絶縁層にスルーホールを形成する工程と、(f)前記第2の絶縁層上及び前記スルーホールに第2の導体層を形成する工程と、を含むインダクタ素子の製造方法を提供する。[0020]【作用】本発明のインダクタ素子においては、スパイラル型インダクタの引き出し配線として用いる第1の導体層は、半導体基板上に配設された溝部に埋め込まれるようにして形成されているため、後工程における平坦化の際の平坦性の悪化を招くことなく、第1の導体層の膜厚を厚く形成することができる。このため、本発明によれば、スパイラルインダクタ素子の引き出し配線の低抵抗化を容易に提供することが可能となる。[0021]【発明の実施の形態】本発明の実施の形態を図面を参照して以下に説明する。1(A)のx−x′線の断面を示す図である。secondの絶縁層4と、第2の絶縁層4上に形成されスパイラル型にパターニング形成された第2の導体層7と、スパイラルの中心部にて第2の導体層7を第1の導体層3と電気的に接続するためのスルーホール6と、を有している。第1の導体層3は引き出し線としてスルーホール6′により外部回路(不図示)へつながる第2の絶縁層4上に形成された別の第2の導体層7′と電気的に接続されている。is.【0024】図2(A)から図3(F)は、本実施形態に係るインダクタ素子の製造工程を工程順に説明するための断面図である。図2及び図3を参照して本実施形態に係るインダクタ素子の製造方法を以下に説明する。likenmの膜厚で形成する。Au200nm程度の厚さで形成する(図2(A)参照)。(A)).【0026】次に、フォトレジスト23をパターニング形成してメッキ法等の方法でAu24を厚さ2μm程度で形成する(図2(B)参照)。Pt15nm、Au400nm程度の厚さで形成する。その後、フォトレジスト28をパターニング形成する(図3(D)参照)。2等の第2の絶縁層4を約1μmの厚さで形成し、SOG(スピンオングラス)又はフォトレジスト法を用いたエッチバック法等で平坦化を施す。Pt50nm、Au200nm程度の厚さでスパッタリング法等にて形成する。その後、フォトレジスト29をパターニング形成する(図3(E)参照)。29u31をマスクにイオンミリング法等でメッキパス30の不要部を除去する(図3(F)参照)。(F)).【0031】上記のように構成した本実施形態に係るスパイラル型インダクタ素子においては、スパイラルの中心から外部回路へ電気的接続をとるための第1の導体層3を埋め込み配線で形成したことにより、製造工程中の平坦化加工性を悪化することなく厚く形成できる。このため、引き出し配線(第1の導体層3)を低抵抗に構成して回路の高周波伝送ロス等の特性を改善することができる。3)を幅10μm、長さ70μmで構成したとすると、インダクタンス値Lは約0.4nH、抵抗値Rは約0.7Ωとなる。0.7Omu.【0033】一方、同じ平面寸法のインダクタンス素子を従来例として説明した構造に従い構成すると、インダクタンス値Lは約0.4nH、抵抗値Rは1.0Ωになる。[Omega].【0034】従って、従来技術に対し、本実施形態に係るインダクタ素子は抵抗成分を約30%も低減することが可能である。0.7、すなわち約9.0であるのに対し、従来例のインダクタ素子では、Q=2πf・L/R=6.28/1.0、すなわち約6.3とされ、本実施形態の構造に従えば、Q値を従来例よりも約1.4倍にすることができる。that.【0036】本実施形態に係るスパイラル型インダクタ素子においては、スパイラル中心部から他の回路へ接続するための引き出し配線を形成する第1の導体層3を半導体基板1に埋め込むようにしたことにより、平坦化に影響なく引き出し配線を厚く形成することが可能とされ、スパイラル型インダクタ素子の配線抵抗を低抵抗化し、インダクタ素子の抵抗損失を低減し、Q値の低下を抑止している(従来例よりも増大させている)。than).【0037】図4に、本発明の第2の実施形態の構成を示す。(A)−x′線の断面を示す図である。'line.【0038】本実施形態に係るインダクタ素子の基本構成及びその製造方法は、前記第1の実施形態と同様であるため、その説明は省略する。本実施形態の構成は、少ない面積でインダクタ素子を構成したい場合、例えばIC等の集積度を上げたい場合等において有効である。IC.【0040】また、本発明の第3の実施形態として、図5に示すように、半導体基板1に形成された溝部8に埋め込まれた状態で形成されている第1の導体層3のみでスパイラル型インダクタを形成し、本来スパイラルを形成する第2の導体層の配線エリアを、他の回路の配線のために利用し、回路の占有面積を小さくすることも可能である。first,第2の実施形態と相違して、第2の絶縁層4上にはスパイラル形状にパターン形成された第2の導体層は存在せず、第1の導体層3からなるスパイラル型インダクタ部はその中心部及び端部においてスルーホール6、6′を介して第2の絶縁層4上の配線7′、7′′と電気的に接続されている。[0041]【発明の効果】以上説明したように、本発明は以下に記載する効果を有する。below.【0042】すなわち、本発明の第1の効果は、スパイラル型インダクタ素子の配線抵抗成分を低減することにより、インダクタ素子の抵抗損失を低減し、Qの低下を抑止することができる。Q.【0043】その理由は、スパイラル中心部から他の回路へ接続するための引き出し配線を形成する第1の導体層を半導体基板に埋め込む形状としたことにより、平坦化に影響なく引き出し配線を厚く形成することが可能とされるためである。to.【0044】本発明の第2の効果は、引き出し配線の抵抗成分を低減するエアブリッジ法に比べて外力に対する強度が強く、自動組立等の量産化に適した半導体チップの提供が可能である。assembly.【0045】その理由は、エアブリッジを用いずに下層配線(第1の導体層)でスパイラルインダクタの引き出し配線部を形成しているからである。DRAWINGS【図1】本発明の第1の実施形態の構成を示す図である。(A)本発明の第1の実施形態に係るインダクタ素子を説明するための平面図である。(B)図1(A)のx−x′線の断面図である。(A).【図2】本発明の第1の実施形態の製造工程を工程順に説明するための断面図である。FIG.【図3】本発明の第1の実施形態の製造工程を工程順に説明するための断面図である。invention.【図4】本発明の第2の実施形態の構成を示す図である。(A)本発明の第2の実施形態に係るインダクタ素子を説明するための平面図である。(B)図4(A)のx−x′線の断面図である。(A).【図5】本発明の第3の実施形態の構成を示す図である。(A)本発明の第3の実施形態に係るインダクタ素子を説明するための平面図である。(B)図5(A)のx−x′線の断面図である。(A).【図6】平坦化を説明するための模式図であり、第1の導体層が薄い場合を示す図である。(A)エッチバックによる平坦化処理を説明するための図である。(B)平坦化処理後の状態を示す図である。process.【図7】平坦化を説明するための模式図であり、第1の導体層が厚くて平坦化できない場合を示す図である。(A)エッチバックによる平坦化処理を説明するための図である。(B)平坦化処理後の状態を示す図である。process.【図8】従来例の構成を説明するための図である。configuration.【図9】別の従来例の構成を説明するための図である。前記第1の導体層が前記インダクタ部と外部回路とを電気的に接続してなることを特徴とするインダクタ素子。前記溝部に形成される前記第1の導体層が、所望のインダクタンス値を得るようにパターン形成されて第2のインダクタ部を構成すると共に、前記第1のインダクタ部と外部回路とを電気的に接続してなることを特徴とするインダクタ素子。前記溝部に形成される前記第1の導体層が、所望のインダクタンス値を得るようにパターン形成されてインダクタ部を構成すると共に、前記第2の絶縁層に設けられたスルーホールを介して前記第2の絶縁層上に設けられた所定の配線と電気的に接続され、これにより外部回路と電気的に接続されてなることを特徴とするインダクタ素子。前記導体層を他の所定の回路と電気的に接続するための引き出し導線を前記半導体基板中に絶縁膜を介して埋設するようにして形成し、前記引き出し導線が低抵抗金属からなると共にその膜厚を所定の厚さとしてインダクタ素子の抵抗損失を低減したことを特徴とするインダクタ素子。element.【請求項5】半導体基板中に絶縁膜を介して埋設するようにして所望のパターンに形成されてなる導体層をインダクタ部として含むことを特徴とするインダクタ素子。絶縁層上に設けられた第2の導体層とスルーホールを介して電気的に接続されることを特徴とする請求項5記載のインダクタ素子。含むインダクタ素子の製造方法。