[0001]【産業上の利用分野】本発明は、薄膜トランジスタおよびその製造方法に関し、特にチャネル層を形成する半導体層の形状およびその形成方法に関するものである。[0002]【従来の技術】薄膜トランジスタはアクティブマトリクス型液晶表示装置等におけるキーデバイスとして重要視されている。液晶表示装置では、高画素化の傾向により個々のトランジスタを精度よくかつ信頼性高く形成することが製造歩留りを向上させるために益々必要となってきている。以下に従来の薄膜トランジスタおよびその製造方法について説明する。below.【0003】図6(a)〜(e)は、従来の一般的な薄膜トランジスタの製造工程を示す工程順断面図である。+型アモルファスシリコン膜5を堆積する。+型アモルファスシリコン膜5上にフォトレジスト膜6を塗布し、フォトリソグラフィ工程によりフォトレジスト膜6を所定のパターンに形成する。mask+型アモルファスシリコン膜5をドライエッチングによりパターニングした後、フォトレジスト膜6を除去する。+型アモルファスシリコン膜5上にソース電極7およびドレイン電極8を形成する。+型アモルファスシリコン膜5を除去する。その結果、ソース電極7およびドレイン電極8の断線確率が高くなりなり、またソース電極7およびドレイン電極8の膜厚の薄い部分では電極配線の信頼性が大きく劣化する。8.【0006】ソース電極7およびドレイン電極8の段差被覆性を改善するにはパターン形成されたアモルファスシリコン膜4の端部の断面形状をテーパ状に形成する必要がある。アモルファスシリコンをテーパ形状に形成する方法としては、等方性エッチング法やレジスト後退法などが知られている。known.【0007】前者は、図6(b)の状態におけるドライエッチングに弗素を含むガスを用いるなどして、アモルファスシリコンに等方性のエッチングを施してテーパ状に加工する技術である(特開平2−2636号公報、特開平3−114234号公報等)。62−124775号公報にて提案されたものである。1を形成し、その上にゲート絶縁膜3、アモルファスシリコン膜4を堆積した後、所定のパターンのフォトレジスト膜6aを形成する。6aをマスクとして所定の深さまでアモルファスシリコン膜4をエッチングする〔図7(a)〕。(a)].【0009】次に、フォトレジスト膜6aの表面を少しエッチングしてフォトレジスト膜6aより幾分小さいフォトレジスト膜6bを形成し、これをマスクとしてアモルファスシリコン膜4を所定の深さまでさらにエッチングする。filmが形成される〔図7(b)〕。引き続き、同様に、フォトレジスト膜6bの表面を少しエッチングしてフォトレジスト膜6cを形成し、これをマスクとして残りの厚さのアモルファスシリコン膜4をエッチング除去する。4,cが形成される〔図7(c)〕。(D)].【0010】なお、薄膜トランジスタの製造方法としてではなく、ポリシリコン配線では、ポリシリコン成膜時に上層部分にのみ不純物をドープしてその部分でのエッチングレートを高め、これにより、ポリシリコン配線の断面をテーパ状に形成して、ポリシリコン配線の上層に形成される膜の段差被覆性を改善する手法が知られている(例えば、特開平3−44032号公報)。But,この手法を薄膜トランジスタの形成工程に採用することはできない。そのようにした場合には、ドープされた不純物のためにリーク電流が増大して、必要なオン/オフ電流比が確保できなくなるからである。[0011]【発明が解決しようとする課題】図6に示した従来より採用されてきた一般的な薄膜トランジスタの製造方法では、段差被覆性が劣り、ソース電極およびドレイン電極の断線確率が高くなりなり、ソース電極7およびドレイン電極の膜厚の薄い部分では電極配線の信頼性が大きく劣化するという問題があった。degraded.【0012】段差被覆性を改善するためのレジスト後退法(図7)では、断面に段差が形成されるため、上層膜の段差被覆性は改善されるが、ポリシリコン膜のエッチングとフォトレジスト膜のエッチングとを交互に複数回行うものであるため、工数が多くかかり、さらにフォトレジストのエッチングを複数回行うものであるため、島状のポリシリコン膜を高い精度で形成することが困難になるという問題点があった。等方性エッチング法による段差被覆性の改善方法では、十分の傾きにテーパ形状を形成することが難しく、そのため段差被覆性の改善が十分ではなく、またこの方法も、ポリシリコン膜の高い精度の加工が困難で、再現性の高い製造を実現することができない。production.【0013】本発明は、上述した従来例の問題点に鑑みてなされたものであって、その目的は、工数の増加や寸法精度の低下を招くことなくアモルファスシリコン膜などの半導体層の断面をテーパ状に加工しうる構造および方法を提供することであり、このことにより薄膜トランジスタを再現性よくかつ高歩留りで形成しうるようにしようとするものである。+型半導体層と接触するソース電極(7)およびドレイン電極(8)とを有する薄膜トランジスタにおいて、前記アンドープまたは低不純物ドープの半導体層は上層に向かって段階的にまたは連続的に欠陥密度が高くなっており、かつ、前記アンドープまたは低不純物ドープの半導体層の端部は順テーパ状にまたはラウンドに加工されていることを特徴とする薄膜トランジスタ、が提供される。前記半導体層の成膜条件を段階的または連続的に変化させる薄膜トランジスタの製造方法、が提供される。ここで、段階的または連続的に変化させる成膜条件としては、成膜室の圧力または水素などの添加物のためのガスの流量が用いられる。[0016]【実施例】次に、本発明の実施例について図面を参照して説明する。[第1の実施例]図1は、本発明の第1の実施例の薄膜トランジスタの製造方法を説明するための工程順断面図であり、この実施例では、逆スタガード型でチャネルエッチ型の薄膜トランジスタが製作される。ガラス基板1上にクロムなどからなるゲート電極2を所定のパターンに形成し、プラズマCVD法によりシリコン窒化膜を堆積してガラス基板1およびゲート電極2上にゲート絶縁膜3を形成する。+型アモルファスシリコン膜5を堆積する。ここで、第1のアモルファスシリコン膜4a、第2のアモルファスシリコン膜4b、第3のアモルファスシリコン膜4cはプラズマCVDにより順次圧力を段階的に増加させて堆積する。CVD.【0018】図2は、プラズマCVDの堆積条件のうち圧力を変化させてアモルファスシリコン膜4を堆積した場合の圧力とエッチングレートおよびデポジションレートの関係を示したグラフである。プラズマCVDの堆積条件のうち圧力が増加する程エッチングレートは高くなる。図2の矢印の位置が第1のアモルファスシリコン膜4a、第2のアモルファスシリコン膜4b、第3のアモルファスシリコン膜4cを堆積した際の圧力である。+アモルファスシリコン膜5上にフォトレジスト膜6をスピン塗布により形成し、フォトリソグラフィ工程によりフォトレジスト膜6を所定のパターンに形成する〔図1(a)〕。5をドライエッチングによりパターニングし、その後、フォトレジスト膜6を除去する。secondのアモルファスシリコン膜4b、第1のアモルファスシリコン膜4aの順にエッチングレートが高いため、アモルファスシリコン膜の寸法は、下部よりも上部において小さくなる。したがって、アモルファスシリコン膜の断面形状は台形、すなわちテーパ状になり、なおかつ、第3のアモルファスシリコン膜4c、第2のアモルファスシリコン膜4b、第1のアモルファスシリコン膜4aのそれぞれの端部でのテーパ角はこの順に小さくなる。order.【0021】このような傾向を示す理由について図3を参照して説明する。図3は、アモルファスシリコン膜の欠陥密度とエッチングレートおよびテーパ角との関係を示すグラフである。machine,算出した。テーパ角は、同じ構造のアモルファスシリコン膜を完全にエッチングしオーバエッチング時間を同じくして、SEM(走査型電子顕微鏡)法により観察し計測した。欠陥密度はアモルファスシリコン膜の構造解析を行うことで算出した。film.【0022】アモルファスシリコン膜の欠陥密度が増加するにつれてエッチングレートが増加するのは、シリコンの未結合手が増えることにより、エッチング種の反応確率が増加したことに起因する。アモルファスシリコン膜の欠陥密度が増加するにつれテーパ角が減少するのは、ドライエッチングがエッチャントのイオン反応とラジカル反応の総和であるため、アモルファスシリコン膜の未結合手が特にエッチャントのラジカルと反応し、結果として、異方性エッチングとなるイオン反応より等方性エッチングとなるラジカル反応が増したことにより等方性のエッチングが強まるためである。アモルファスシリコン膜のうち最下層のアモルファスシリコン膜4aは欠陥が少ないため異方性エッチングによりパターニングされる。そのため、アモルファスシリコン膜のパターンは高精度に形成することができる。+型アモルファスシリコン膜5をドライエッチングにより除去する。etching.【0024】[第2の実施例]次に、図4を参照して本発明の第2の実施例について説明する。(a)〜(d)は、第2の実施例の製造方法を説明するための工程断面図である。第2の実施例は、第1の実施例がチャネルエッチ型の薄膜トランジスタに関するものであったのに対し、チャネル保護膜型のトランジスタに関する。この第2の実施例は、アモルファスシリコン膜を成膜するプラズマCVDの堆積条件のうち、水素流量を変化させる例である。3のアモルファスシリコン膜4cを形成する。4c.【0026】図5は、プラズマCVDの堆積条件のうち水素流量を変化させてアモルファスシリコン膜4を堆積した場合の水素流量とエッチングレートおよびデポジションレートとの関係を示すグラフである。同図に示されるように、プラズマCVDの堆積条件のうち水素流量が減少する程エッチングレートは高くなる。それは、水素流量が減少するとシリコンの未結合手が増え欠陥が増加するためである。4b,第3のアモルファスシリコン膜4cを堆積したときの圧力である。300sccm、圧力100Pa、RFパワー100Wである。+型アモルファスシリコン5を堆積する。フォトリソグラフィ法により、所定のパターンのフォトレジスト膜6を形成する〔図4(b)〕。+型アモルファスシリコン5およびアモルファスシリコン膜4a〜4cをドライエッチングによりパターニングし、その後フォトレジスト膜6を除去する。6.【0028】このドライエッチングの結果、アモルファスシリコン膜の端部の断面形状はテーパ状になる。ポリシリコンシリコン膜4aは異方性の高いエッチングによりパターニングされるため、ポリシリコン膜のパターンはフォトレジスト膜のパターンに忠実に従って形成される。+型アモルファスシリコン膜5をエッチング除去する。method,第2の実施例では、水素流量を変化させてチャネル保護膜型の薄膜トランジスタを形成していたが、圧力を変化させてチャネル保護膜型の薄膜トランジスタを形成することもでき、また水素の流量を変化させてチャネルエッチ型の薄膜トランジスタを形成することもできる。transistor.【0030】[第3の実施例]次に、本発明の第3の実施例について説明する。process,アモルファスシリコン膜をプラズマCVD法により堆積する際の成膜条件のうち、圧力と水素流量の両方を変化させる。300sccm、RFパワー100Wである。その他の工程は第1の実施例と同様の薄膜トランジスタの製造工程で行い、パターン形成されたアモルファスシリコン膜4の断面形状は図1の実施例と同様テーパ状となる。第3の実施例では、プラズマCVDの堆積条件のうち、第1の実施例の圧力条件の変化と第2の実施例の水素流量条件の変化を組み合わせることにより、アモルファスシリコン膜の端部でのテーパ角をより大きくすることができるとともにデポジションレートを上げることができる。angle.【0032】なお、第3の実施例のポリシリコンの成膜条件を用いてチャネル保護膜型の薄膜トランジスタを形成することもできる。以上の実施例では成膜条件を3段階に変化させてアモルファスシリコン膜を形成していたが、成膜条件を2段階または4段階以上に変化させて成膜することもできる。成膜条件を連続的に変化させることもできる。本発明はアモルファスシリコンを用いた薄膜トランジスタばかりでなく多結晶ないし微結晶シリコンを用いた薄膜トランジスタにも適用が可能なものである。[0033]【発明の効果】以上説明したように、本発明による薄膜トランジスタおよびその製造方法は、CVD法によりチャネル層を構成する半導体層を堆積するに際し、成膜条件を段階的または連続的に変化させて、半導体層内の欠陥の密度を上層に行くほど高くなるようにしたものであるので、半導体層のドライエッチング時には上層程エッチングレートが高くなり、その結果パターン端部をテーパ状に形成することが可能になる。したがって、本発明によれば、半導体層上に形成されるソース電極、ドレイン電極の段差被覆性を改善することが可能になり、ソース電極やドレイン電極の段差によるくびれや膜厚不足を防止することができるようになる。そのため、電極配線の断線確率を著しく低減させ電極配線の信頼性を向上させることが可能になる。wiring.【0034】また、本発明によれば、半導体層の下層部分には異方性の高いエッチングが行われるため、フォトレジスト膜のパターンにしたがった精度の高い加工が可能である。本発明の製造方法は、単に成膜条件の設定変更を行うことによって実施可能なものであるため、特別の工程の追加を伴うことなく上記の効果を得ることができる。DRAWINGS【図1】本発明の第1の実施例の薄膜トランジスタの製造方法を示す工程順断面図。FIG.【図2】アモルファスシリコン膜の成長圧力と、エッチングレートおよびデポジションレートとの関係を示すグラフ。rate.【図3】アモルファスシリコン膜中の欠陥密度と、エッチングレートおよびテーパ角との関係を示すグラフ。angle.【図4】本発明の第2の実施例の薄膜トランジスタの製造方法を示す工程順断面図。2流量と、エッチングレートおよびデポジションレートとの関係を示すグラフ。rate.【図6】従来の一般的な薄膜トランジスタの製造方法を示す工程順断面図。transistor.【図7】段差被覆性を改善した従来の薄膜トランジスタの製造方法を示す工程順断面図。+型半導体層と接触するソース電極およびドレイン電極とを有する薄膜トランジスタにおいて、前記アンドープまたは低不純物ドープの半導体層は上層に向かって段階的にまたは連続的に欠陥密度が高くなっており、かつ、前記アンドープまたは低不純物ドープの半導体層の端部は順テーパ状にまたはラウンドに加工されていることを特徴とする薄膜トランジスタ。+型半導体層が、アモルファスシリコンにより形成されていることを特徴とする請求項1記載の薄膜トランジスタ。前記半導体層の成膜条件を段階的または連続的に変化させることを特徴とする薄膜トランジスタの製造方法。CVD法によるアモルファスシリコンの堆積工程であり、かつ、その段階的または連続的に変化する成膜条件が圧力および/または添加物用ガスの流量であることを特徴とする請求項3記載の薄膜トランジスタの製造方法。+型半導体層は前記第(4)の工程において下層の半導体層とともにパターニングされ、前記第(5)の工程の後少なくともソース電極とドレイン電極間の部分がエッチング除去されることを特徴とする請求項3記載の薄膜トランジスタの製造方法。+型半導体層は前記第(4)の工程において下層の半導体層とともにパターニングされ、前記第(5)の工程の後少なくともソース電極とドレイン電極間の部分がエッチング除去されることを特徴とする請求項3記載の薄膜トランジスタの製造方法。