FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMコントローラの問題点がわかった。clkx(clkからは180度位相がずれている)で動作しているが、データパスは大体clkで動作している。この間のパスは動作周波数を200MHzとすると、周期は5nsとなるので、clkxの動作回路からclkの動作回路までの最大遅延は5nsの半分の2.5nsとなる。このパスが、軒並みクリティカルパスになっている。SDRAMでは問題にならなかったが、200MHz動作にすると、そこのクリティカルパスが問題となって、タイミングがミートしない。なると、この書き方は問題があることになる。動かすように書き換えないとだめなようであるので、書き換えることにする。動作させることにする。SDRAMコントローラは書き直すことにした。完成が先になってしまったがしょうがない。以前もタイミングが厳しかったが、今回、回路を増やしたのでしょうがないかもしれない。クロックは同一クロックでなるべく作るべきという教訓ができた。(常識かもしれないが。XAPP253を勉強して作ったので、そうなってしまった。左上のタイミングが満足しないパスを見るといろいろなパスのタイミングが満足しないことがわかると思う。コメント:0プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。